利用应变技术的半导体器件的制作方法

利用应变技术的半导体器件的制作方法
【专利摘要】本发明提供一种半导体器件。该半导体器件包括衬底、在栅极区中设置在衬底上方的鳍结构。鳍结构包括作为鳍结构的下部的第一半导体材料层、作为鳍结构的中部的半导体氧化物层和作为鳍结构的上部的第二半导体材料层。半导体器件还包括在衬底上方设置在两个相邻鳍结构之间的介电部件。介电部件的顶面位于比半导体氧化物层高距离d的水平面内。半导体器件还包括设置在栅极区中的高k（HK）电介质/金属栅极（MG）叠层，包括覆盖在鳍结构的一部分上方。本发明还提供了利用应变技术的半导体器件。
【专利说明】利用应变技术的半导体器件

【技术领域】
[0001]本发明一般地涉及半导体【技术领域】，更具体地，涉及半导体器件。

【背景技术】
[0002]半导体集成电路(IC)工业经历了快速成长。在IC演进的过程中，在几何尺寸(即，可以使用制造工艺制造的最小组件(或线))减小的同时功能密度(即，每一芯片面积上的互连器件的数量)通常会增加。该按比例缩小工艺通常通过提高生产效率并且降低相关成本提供益处。
[0003]这样的按比例缩小还增加加工和制造IC的复杂性，并且为了实现这些进步，需要IC加工和制造的类似发展。例如，已经介绍了诸如鳍式场效应晶体管(FinFET)的三维晶体管，来代替平面晶体管。虽然现有FinFET器件和制造FinFET器件的方法通常已经足够用于它们的期望目的，但是它们并不能在所有方面都完全符合要求。期望该领域的改进。


【发明内容】

[0004]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括:衬底，具有栅极区；鳍结构，在所述栅极区中设置在所述衬底上方，所述鳍结构包括:第一半导体材料层，作为所述鳍结构的下部；半导体氧化物层，作为所述鳍结构的中部；和第二半导体材料层，作为所述鳍结构的上部；介电部件，在所述衬底上方设置在两个相邻鳍结构之间，其中，所述介电部件的顶面位于比所述半导体氧化物层高距离d的水平面中；以及高k (HK)电介质/金属栅极(MG)叠层，设置在所述栅极区中，包括覆盖在所述鳍结构的一部分上方。
[0005]在该半导体器件中，所述第一半导体材料层包括硅(Si )。
[0006]在该半导体器件中，所述第二半导体材料层包括外延生长的硅锗(SiGex),其中，X是Ge组分的原子百分比。
[0007]在该半导体器件中，所述半导体氧化物层包括硅锗氧化物(SiGeOy)层，其中，y是氧组分的原子百分比。
[0008]在该半导体器件中，所述距离d大于等于Onm。
[0009]在该半导体器件中，所述半导体氧化物层的轮廓选自由平面、V形、胡萝卜形、凹面、凸面和波浪形轮廓所组成的组。
[0010]在该半导体器件中，所述半导体氧化物层具有中心部分和外围部分，其中，所述中心部分包括所述第一半导体材料和所述第二半导体材料的界面，而所述外围部分包括所述半导体氧化物层。
[0011]在该半导体器件中，所述鳍结构进一步包括设置在所述第二半导体材料上方的第三半导体材料。
[0012]在该半导体器件中，第二半导体氧化物层设置在所述第三半导体材料和所述第二半导体材料之间。
[0013]根据本发明的另一方面，提供了一种半导体器件，包括:衬底；鳍结构，设置在所述衬底上方，所述鳍结构包括:第一半导体材料层，作为所述鳍结构的下部；半导体氧化物层，作为所述鳍结构的中部；和第二半导体材料层，作为所述鳍结构的上部；介电部件，在所述衬底上方设置在两个相邻鳍结构之间，其中，所述介电部件的顶面位于比所述半导体氧化物层高距离d的水平面内；以及高k (HK)电介质/金属栅极(MG)叠层，设置在所述鳍结构上方。
[0014]在该半导体器件中，所述第一半导体材料层包括硅(Si)。
[0015]在该半导体器件中，所述第二半导体材料层包括外延生长的硅锗(SiGex),其中，X是Ge组分的原子百分比。
[0016]在该半导体器件中，所述半导体氧化物层包括硅锗氧化物(SiGeOy)层，其中，y是氧组分的原子百分比。
[0017]在该半导体器件中，距离d大于等于Onm。
[0018]在该半导体器件中，所述半导体氧化物层的轮廓选自由平面、V形、胡萝卜形、凹面、凸面和波浪形轮廓所组成的组。
[0019]在该半导体器件中，所述半导体氧化物层具有中心部分和外围部分，其中，所述中心部分包括所述第一半导体材料和所述第二半导体材料的界面，而所述外围部分包括所述半导体氧化物层。
[0020]在该半导体器件中，所述鳍结构进一步包括设置在所述第二半导体材料上方的第三半导体材料。
[0021]在该半导体器件中，第二半导体氧化物层设置在所述第三半导体材料和所述第二半导体材料之间。
[0022]根据本发明的又一方面，一种用于制造半导体器件的方法，所述方法包括:提供衬底，所述衬底包括:第一鳍，具有栅极区、通过所述栅极区分离的源极区和漏极区；和介电部件，位于相邻的所述第一鳍之间；使所述第一鳍凹进并且实现期望的底部轮廓；在凹进的第一鳍上外延生长半导体材料层，以具有所述凹进的鳍和所述半导体材料的界面；蚀刻所述介电部件，以横向暴露所述半导体材料的上部，形成第二鳍，其中，介电部件的顶面位于所述界面之上；将所述界面转换为半导体氧化物层；以及在所述衬底上方形成高k电介质/金属栅极(HK/MG)叠层，包括覆盖在所述第二鳍的一部分上方。
[0023]在该方法中，所述底部轮廓选自由平面、V形、胡萝卜形、凹面、凸面和波浪形轮廓所组成的组。
[0024]在该方法中，通过氧等离子体灰化将所述界面转换为所述半导体氧化物层。
[0025]在该方法中，通过热退火将所述界面转换为所述半导体氧化物层。
[0026]在该方法中，所述界面被完全转换为所述半导体氧化物层。
[0027]在该方法中，所述界面被部分转换为所述半导体氧化物层。

【专利附图】

【附图说明】
[0028]当结合附图进行阅读时，通过以下详细说明最好地理解本发明。应该强调的是，根据工业中的标准实践，多种部件不按比例绘制并且仅用于说明的目的。事实上，为了论述清楚起见，多种部件的尺寸可以任意地增加或减小。
[0029]图1是根据本发明的多个方面用于制造半导体器件的示例性方法的流程图。
[0030]图2A是根据本发明的实施例经历多个工艺的半导体器件的示意性透视图。
[0031]图2B、图3A至图3E、图4A和图4B以及图5是根据图1的方法所构造的处于多个制造阶段的沿着图2A中的线A-A的示例性半导体器件的截面图。
[0032]图6是根据本发明的实施例的经历多个工艺的半导体器件的示意性透视图。
[0033]图7A和图7B和图8A是根据图1的方法所构造的处于多个制造阶段的沿着图6中的线B-B的示例性半导体器件的截面图。
[0034]图SB是根据图1的方法所构造的处于多个制造阶段的沿着图6中的线C-C的示例性半导体器件的截面图。
[0035]图9是根据图1的方法所构造的处于多个制造阶段的沿着图2A中的线A-A的示例性半导体器件的截面图。

【具体实施方式】
[0036]以下公开内容提供多个不同实施例或实例，用于实现本发明的不同特征。为了简化本发明，以下描述部件和布置的特定实例。当然，它们仅为实例并且不旨在进行限定。例如，在以下说明中，第一部件形成在第二部件上方或上可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且还可以包括可以在第一部件和第二部件之间形成附加部件，使得第一部件和第二部件可以不直接接触的实施例。
[0037]本发明涉及但不另外限于FinFET器件。例如，FinFET器件可以为互补金属氧化物半导体(CMOS)器件，其包括P型金属氧化物半导体(PMOS) FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件。以下公开内容将通过FinFET实例继续说明本发明的多种实施例。然而，应该理解，除非特别要求，否则本申请并不限于特定类型的器件。
[0038]图1是根据本发明的多个方面用于制造半导体器件的方法100的流程图。应该理解，在该方法之前、期间和之后，可以提供附加步骤，并且对于方法的其他实施例，可以代替或删除所描述的一些步骤。本发明还论述了根据方法100制造的如图2A和图2B、图3A至图3E、图4A和图4B、图5、图6、图7A和图7B、图8A和图8B以及图9所示的IC器件200的多种不同实施例。在多种实施例中，本发明重复参考数字和/或字母。该重复是为了简单和清楚的目的，其本身并不指示所论述的多种实施例和/或结构之间的关系。
[0039]图2A是根据图1的方法经历多个工艺的IC器件200的第一实施例的示意性透视图。
[0040]图2B、图3A至图3E、图4A和图4B以及图5是沿着图2A中的线A-A的IC器件200的实例的截面图。
[0041]图6是根据依照图1的方法的实施例经历多个工艺的IC器件200的另一个实施例的示意性透视图。
[0042]图7A和图7B以及图8A是沿着图6中的线B-B的IC器件200的截面图；以及图SB是沿着线C-C的半导体器件的截面图。线B-B与线C-C平行。
[0043]图9是沿着图2A中的线A-A的IC器件200的截面图。
[0044]参考图1以及图2A和图2B，方法100开始于步骤102，提供衬底210。在本实施例中，衬底210是块状硅衬底。可选地，衬底210可以包括元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底210还包括绝缘体上硅(SOI)衬底。使用注氧隔离(SM0X)、晶圆接合和/或其他合适方法来制造SOI衬底。
[0045]—些示例性衬底210还包括绝缘层。绝缘层包括任何合适材料，包括氧化娃、蓝宝石和/或它们的组合。示例性绝缘层可以是隐埋氧化物层(BOX)。绝缘层通过任何合适工艺形成，诸如注入(例如，SIM0X)、氧化、沉积和/或其他合适工艺。在一些示例性半导体前体中，绝缘层是绝缘体上硅衬底的部件(例如，层)。
[0046]根据本领域中已知的设计需求，衬底210可以包括多种掺杂区。掺杂区可以掺杂有P型掺杂物，诸如硼或BF2 ;11型掺杂物，诸如磷或砷；或它们的组合。掺杂区可以以P阱结构、N阱结构、双阱结构或使用凸起结构的方式直接形成在衬底210上。衬底210可以进一步包括多种有源区，诸如，被配置为N型金属氧化物半导体晶体管器件的区域和被配置为P型金属氧化物半导体晶体管器件的区域。
[0047]在衬底210上方形成第一鳍220。在一些实施例中，衬底210包括多于一个的第一鳍220。通过包括多种沉积、光刻和/或蚀刻工艺的任何合适工艺来形成第一鳍220。作为实例，通过图案化并且蚀刻硅衬底210的一部分(被称为第一沟槽215)来形成第一鳍220。在另一个实例中，通过图案化和蚀刻沉积在绝缘层(例如，SOI衬底的硅-绝缘体-硅叠层的上部硅层)上方的硅层来形成第一鳍220。另外，在图案化和蚀刻工艺之前，在衬底210上方沉积第一硬掩模层212。第一硬掩模层212包括氧化娃、氮化娃、氮氧化娃或任何其他合适介电材料。第一硬掩模层212可以为单层或多层。可以通过热氧化、化学氧化、原子层沉积(ALD)或任何其他合适方法来形成第一硬掩模层212。应该理解，可以以类似方式来形成多个平行的第一鳍220。
[0048]多个隔离区230形成在衬底210中或上。可以使用诸如浅沟槽隔离(STI)的传统隔离技术来形成隔离区230，以限定和电隔离各个区域。作为一个实例，STI的形成包括用一个或多个介电层235填充第一沟槽215 (例如，通过使用化学汽相沉积工艺)。介电材料包括氧化硅、氮化硅、氮氧化硅、其他合适材料或它们的组合。在一些实例中，所填充的第一沟槽215可以具有多层结构，诸如，用氮化硅或氧化硅填充的热氧化物衬里层。
[0049]另外，执行化学机械抛光(CMP)工艺，以去除多余的介电层235，并且平坦化隔离区230的顶面与第一鳍220的顶面。在一个实施例中，CMP工艺还去除第一硬掩模212。
[0050]参考图1和图3A至图3E，方法100进行至步骤104，使第一鳍220凹进，以形成第二沟槽310。凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。湿蚀刻工艺可以使用诸如四甲基氢氧化铵(tmah)、hf/hno3/ch3cooh溶液、nh4oh、koh (氢氧化钾)、hf (氢氟酸)的溶液或其他合适溶液。干蚀刻工艺可以包括使用氯基化学反应物(Chlorine-basedchemistry)的等离子体蚀刻工艺。其他干蚀刻剂气体包括CF4、NF3> SFf^P He。干蚀刻可以包括变压器耦合等离子体(TCP)蚀刻、电子回旋共振(ECR)蚀刻和反应离子蚀刻(RIE)。干蚀刻工艺和湿蚀刻工艺具有可以被调谐的蚀刻参数，诸如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、功率源、RF偏置电压、RF偏置功率、蚀刻剂流速、和其他合适参数。可以通过不同蚀刻工艺和/或干蚀刻工艺和湿蚀刻工艺的不同结合来实现多种底部轮廓315。分别如图3A至图3E所示，底部轮廓315包括平面、V形、倒V形(此后被称为胡萝卜形(carrot-shape))、凹面和凸面。底部轮廓315还包括波浪形(wavy-shape)(未示出)。
[0051]作为实例，可以通过使用氯基化学反应物的TCP蚀刻来实现平面底部轮廓315。作为另一个实例，可以通过使用氯基化学反应物的TCP蚀刻并且之后使用诸如TMAH的湿蚀刻来实现V形状底部轮廓315。作为又一个实例，可以通过具有合适的高偏置电压的TCP蚀刻来实现胡萝卜形底部轮廓315。为了说明，以下
【发明内容】
涉及图3A的实施例。应该理解，在图3B至图3E的实施例中可以执行类似步骤。
[0052]参考图1和图4A，方法100进行至步骤106，沉积与衬底210不同的材料的半导体材料层410，以填充在第二沟槽310中。在第二沟槽310的底部，形成半导体材料层410和衬底210的界面415。界面415的轮廓可以主要类似于底部轮廓315。可以通过外延生长工艺来沉积半导体材料层410。外延工艺包括化学汽相沉积(CVD)技术(例如，汽相外延(VPE)和/或超高真空CVD (UHV-CVD))、分子束外延和/或其他合适工艺。半导体材料层410可以包括锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)或其他合适材料。在一个实施例中，半导体材料层410是SiGe，衬底210是Si，并且界面415是SiGe/Si。另外，可以执行CMP工艺，以去除多余的半导体材料层410，并且平坦化半导体材料层410和隔离区230的顶面，以形成第二鳍结构450。在本实施例中，第二鳍结构450具有作为下部的衬底210、作为中部的界面415以及作为上部的半导体材料层410。
[0053]在另一个实施例中，半导体材料层410部分地填充第三沟槽310，并且在第一半导体材料层410上方沉积第二半导体材料层420。因此，如图4B所示，在两个半导体材料层之间形成第二界面416。另外，在沉积第二半导体层420之前，可以执行凹进工艺，以蚀刻半导体层410，从而实现期望的顶面轮廓。凹进工艺在很多方面类似于以上结合图3A所论述的那些。在又一个实施例中，在第二沟槽310中填充多个不同的半导体材料层的叠层。多个半导体材料层的沉积工艺在很多方面类似于以上结合图4A所论述的那些。为了说明，以下公开内容涉及图4A的实施例。将理解，关于图4B的实施例可以执行类似步骤。
[0054]对于FinFET器件200，参考图1和图5，方法100进行至额外步骤108。参考图1以及图5和图6，方法100进行至步骤108，使环绕半导体材料层410的介电层235凹进，以横向暴露半导体材料层410的上部，由此形成第三鳍510。凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在本实施例中，控制凹进的深度，使得介电层235的顶面保持在界面415上方的距离d处。在另一个实施例中，介电层235的顶面位于与界面415在相同水平面处。因此,第三鳍510被形成为层410、界面415和衬底210的叠层(按照从顶部到底部的顺序)。这些层的叠层可以在第三鳍510中产生应变。第三鳍510的一部分将被限定为源极/漏极区530，而另一个部分将被限定为栅极区540。如图6所示，源极/漏极区530通过栅极区540隔开。
[0055]可选地，对于平面器件200，方法100跳过步骤208。为了举例，以下
【发明内容】
将涉及图5和图6的FinFET器件200的实施例。应该理解，可以对平面器件200的实施例执行相似步骤。
[0056]参考图1以及图7A和图7B，方法100进行至步骤110，将界面415转换为半导体氧化物层615。半导体氧化物层615的轮廓可以基本相似于界面415的轮廓。半导体氧化物层615位于介电层235的顶面之下的距离d处。在一个实施例中，如图7A所示，界面415被完全转换为半导体氧化物层615，被称为完全转换。在另一个实施例中，如图7B所示，界面415的一部分被转换为半导体氧化物层615，被称为部分转换。在部分转换中，界面415的外部转换为半导体氧化物层615，同时中心部分保留。例如，在完全转换时，Si/SiGex界面415转换为SiGeOy层615，其中，y是氧组分的原子百分比。对于另一个实例，Si/SiGex界面415的外部转换为SiGeOy层615，其中，y是氧组分的原子百分比，而Si/SiGex界面415保留为中心部分。
[0057]可以通过诸如O2等离子体灰化工艺的多种等离子体处理来实现转换(部分或全部)。可以通过调节诸如时间、功率和气流的等离子体处理的工艺参数来实现转换的目标比例(从部分转换到全部转换)。还可以通过包括快速热退火(RTA)、激光退火、闪光灯退火和炉内退火的退火工艺来实现转换(部分或全部)。通过调节诸如温度和退火时间的退火工艺的工艺参数来实现转换的目标比例(从部分转换到全部转换)。
[0058]在一个实施例中，通过专用工艺来实现界面415至半导体氧化物层615的转换，以获得转换比例的较好工艺控制。在另一个实施例中，在下游热工艺期间实现转换，以获取工艺简单性。
[0059]为了举例，以下
【发明内容】
将涉及图7A的实施例。应该理解，可以关于图7A的实施例执行类似步骤。
[0060]参考图8A和图8B以及图9，IC器件200可以进一步经过CMOS或MOS技术加工，以形成本领域已知的多种部件和区域。在一个实施例中，如图8A和图8B所示，IC器件200是FinFET器件。在另一个实施例中，如图9所示，IC器件是平面器件。
[0061]IC器件200可以包括衬底210上方的高k电介质(HK)/金属栅极(MG)710。对于FinFET器件200，HK/MG 710可以覆盖(wrap)在栅极区540的第三鳍510的一部分上方，其中，第三鳍510可以用作栅极沟道区。可选地，对于平面器件200，在第二鳍450上方形成HK/MG 710，其中，半导体材料层410的上部可以用作栅极沟道区。
[0062]通过诸如ALD、CVD和臭氧氧化的任何合适方法来沉积界面层(IL)712。IL 712包括氧化物、HfS1和氮氧化物。通过诸如ALD、CVD、金属有机CVD (MOCVD)、PVD、热氧化、它们的组合的合适技术或其他合适技术，在IL 712上方沉积HK介电层714。HK介电层714可以包括:LaO、A10、ZrO, T1、Ta2O5, Y2O3> SrT13 (STO)、BaT13 (BTO)、BaZrO, HfZrO, HfLaO,HfS1、LaS1、AlS1、HfTaO、HfT1、(Ba, Sr) T13 (BST)、A1203、Si3N4、氮氧化物(S1N)或其他合适材料。
[0063]金属栅极(MG)层716可以包括诸如金属层、衬里层、润湿层和粘附层的单层或多层。MG 层 716
WN、Cu、W或任何合适材料。可以通过ALD、PVD、CVD或其他合适工艺来形成MG层716。对具有不同金属层的N-FET和P-FFET，可以分别地形成MG层716。
[0064]在先栅极工艺中，HK/MG 710是功能栅极的全部或一部分。相反地，在后栅极工艺中，首先形成伪栅极，并且随后在源极/漏极形成期间执行诸如热工艺的高温热工艺之后，由HK/MG710代替该伪栅极。
[0065]IC器件200还可以包括由诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料所制成的侧壁间隔件720。侧壁间隔件720可以包括多层。侧壁间隔件720的典型形成方法包括沉积和各向异性回蚀。
[0066]IC器件200还可以包括形成在衬底210上方的HK/MG 710之间的层间介电(ILD)层730。ILD层730包括氧化硅、氮氧化物或其他合适材料。ILD层730包括单层或多层。通过诸如CVD、ALD和旋涂(SOG)的合适技术来形成ILD层730。可以执行化学机械抛光(CMP)工艺，以去除多余ILD层730，并且用HK/MG 710的顶面来平坦化ILD层730的顶面。
[0067]IC器件200还可以包括在源极/漏极区530中的源极/漏极部件740。作为实例，使源极/漏极区530中的第三鳍510的一部分凹进。凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。凹进工艺还可以包括选择性湿蚀刻或选择性干蚀刻。凹进工艺可以包括多个蚀刻工艺。然后，在凹进的第三鳍510中外延生长第二半导体材料750，以形成源极/漏极部件740。第二半导体材料750包括Ge、S1、GaAs、AlGaAs、SiGe、GaAsP或其他合适材料。可以通过一种或多种外延或外延(印i)工艺来形成源极/漏极部件740。在epi工艺期间，可以原位掺杂源极/漏极部件740。例如，可以用硼掺杂外延生长的SiGe源极/漏极部件740 ；以及外延生长的Si外延源极/漏极部件740可以掺杂有碳，以形成S1: C源极/漏极部件；可以掺杂有磷，以形成S1: P源极/漏极部件；或者掺杂有碳和磷，以形成SiCP源极/漏极部件。在一个实施例中，源极/漏极部件740没有进行原位掺杂，执行注入工艺(即，结注入工艺)，以掺杂源极/漏极部件740。
[0068]IC器件200可以进一步经过CMOS或MOS技术加工，以形成本领域中已知的多种部件和区域。例如，随后工艺可以在衬底210上方形成多个接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，其被配置成连接IC器件200的多种部件或结构。例如，多层互连件包括诸如传统通孔或接触件的垂直互连件以及诸如金属线的水平互连件。多种互连部件可以实现包括铜、钨和/或硅化物的多种导电材料。在一个实例中，使用镶嵌和/或双镶嵌工艺，以形成铜相关的多层互连结构。
[0069]在方法100之前、期间和之后可以提供附加步骤，并且对于该方法的其他实施例，所描述的一些步骤可以被替换或删除。
[0070]基于上文，本发明提供采用具有在两个不同半导体材料之间的半导体氧化物层的应变栅极沟道区域的半导体器件。应该相信，通过将两个不同半导体材料的界面转换为半导体氧化物层显著地减少在应变的栅极沟道区中的失陪和缺陷，并且导致亚阀值泄露减少。
[0071]本发明提供半导体器件的多个不同实施例。半导体器件包括具有栅极区的衬底、在栅极区中设置在衬底上方的鳍结构。鳍结构包括作为鳍结构的下部的第一半导体材料层、作为鳍结构的中部的半导体氧化物层和作为鳍结构的上部的第二半导体材料层。半导体器件还包括设置在衬底上方的两个相邻鳍结构之间的介电部件。介电部件的顶面位于比半导体氧化物层高一距离的水平面内。半导体器件还包括设置在包括在鳍结构的一部分上方的高k (HK)电介质/金属栅极(MG)叠层，包括覆盖在栅极区的一部分上方。
[0072]在另一个实施例中，半导体器件包括:衬底、设置在衬底上方的鳍结构。鳍结构包括作为鳍结构的下部的第一半导体材料层、作为鳍结构的中部的半导体氧化物层和作为鳍结构的上部的第二半导体材料层。半导体器件还包括设置在衬底上方的两个相邻鳍结构之间的介电部件。介电部件的顶面位于比半导体氧化物层高一距离水平面内。半导体器件还包括设置在鳍结构上方的高k (HK)电介质/金属栅极(MG)叠层。
[0073]在又一个实施例中，用于制造半导体器件的方法包括提供衬底。衬底包括第一鳍，第一鳍具有栅极区、通过栅极区隔离的源极区和漏极区。衬底还包括相邻的第一鳍之间的介电部件。该方法还包括:使第一鳍凹进并且实现期望底部轮廓，在具有凹进鳍与半导体材料的界面的凹进的第一鳍上外延生长半导体材料层，蚀刻介电部件以横向暴露半导体材料的上部以形成第二鳍。介电部件的顶面位于界面之上。该方法还包括:将界面转换为半导体氧化物层，并且在衬底上方形成高k电介质/金属栅极(HK/MG)叠层，包括覆盖在第二鳍的一部分上方。
[0074]多个实施例的前述要素特征使得本领域的技术人员可以更好地理解本发明的多个方面。本领域技术人员应该想到，他们可以容易地使用本发明作为基础来设计或修改用于实现相同目的和/或实现在此所介绍的实施例的相同的优点的其他工艺和结构。本领域技术人员还应该认识到，这样的等效构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，本文中可以对其作出多种改变、替换和更改。
【权利要求】
1.一种半导体器件，包括: 衬底，具有棚极区； 鳍结构，在所述栅极区中设置在所述衬底上方，所述鳍结构包括: 第一半导体材料层，作为所述鳍结构的下部； 半导体氧化物层，作为所述鳍结构的中部；和 第二半导体材料层，作为所述鳍结构的上部； 介电部件，在所述衬底上方设置在两个相邻鳍结构之间，其中，所述介电部件的顶面位于比所述半导体氧化物层高距离d的水平面中；以及 高k (HK)电介质/金属栅极(MG)叠层，设置在所述栅极区中，包括覆盖在所述鳍结构的一部分上方。
2.根据权利要求1所述的半导体器件，其中，所述第一半导体材料层包括硅(Si)。
3.根据权利要求1所述的半导体器件，其中，所述第二半导体材料层包括外延生长的硅锗(SiGex),其中，X是Ge组分的原子百分比。
4.根据权利要求1所述的半导体器件，其中，所述半导体氧化物层包括硅锗氧化物(SiGeOy)层，其中，y是氧组分的原子百分比。
5.根据权利要求1所述的半导体器件，其中，所述距离d大于等于Onm。
6.根据权利要求1所述的半导体器件，其中，所述半导体氧化物层的轮廓选自由平面、V形、胡萝卜形、凹面、凸面和波浪形轮廓所组成的组。
7.根据权利要求1所述的半导体器件，其中，所述半导体氧化物层具有中心部分和外围部分，其中，所述中心部分包括所述第一半导体材料和所述第二半导体材料的界面，而所述外围部分包括所述半导体氧化物层。
8.根据权利要求1所述的半导体器件，所述鳍结构进一步包括设置在所述第二半导体材料上方的第三半导体材料。
9.一种半导体器件，包括: 衬底； 鳍结构，设置在所述衬底上方，所述鳍结构包括: 第一半导体材料层，作为所述鳍结构的下部； 半导体氧化物层，作为所述鳍结构的中部；和 第二半导体材料层，作为所述鳍结构的上部； 介电部件，在所述衬底上方设置在两个相邻鳍结构之间，其中，所述介电部件的顶面位于比所述半导体氧化物层高距离d的水平面内；以及 高k (HK)电介质/金属栅极(MG)叠层，设置在所述鳍结构上方。
10.一种用于制造半导体器件的方法，所述方法包括: 提供衬底，所述衬底包括: 第一鳍，具有栅极区、通过所述栅极区分离的源极区和漏极区；和 介电部件，位于相邻的所述第一鳍之间； 使所述第一鳍凹进并且实现期望的底部轮廓； 在凹进的第一鳍上外延生长半导体材料层，以具有所述凹进的鳍和所述半导体材料的界面； 蚀刻所述介电部件，以横向暴露所述半导体材料的上部，形成第二鳍，其中，介电部件的顶面位于所述界面之上； 将所述界面转换为半导体氧化物层；以及 在所述衬底上方形成高k电介质/金属栅极(HK/MG)叠层，包括覆盖在所述第二鳍的一部分上方。
【文档编号】H01L21/336GK104241361SQ201310342337
【公开日】2014年12月24日 申请日期:2013年8月7日 优先权日:2013年6月12日
【发明者】李东颖, 黄玉莲, 陈忠贤, 刘继文 申请人:台湾积体电路制造股份有限公司