FinFET上拉伸应变的调整的制作方法
【专利摘要】本发明提供了具有可调节拉伸应变的鳍式场效应晶体管（FinFET）及在集成电路中调整拉伸应变的实施例方法。方法包括在鳍中的栅极区的对侧上形成源极/漏极区，在鳍上方形成间隔件，间隔件邻近源极/漏极区，在间隔件之间沉积电介质；以及实施退火工艺以使电介质收缩，电解质的收缩使间隔件变形，间隔件的变形扩大了鳍中的栅极区。
【专利说明】FinFET上拉伸应变的调整
【技术领域】
[0001]本申请总体上涉及半导体领域，更具体地，涉及FinFET上拉伸应变的调整。
【背景技术】
[0002]半导体器件用于诸如电脑、手机等的多种电子器件中。半导体器件包括在半导体晶圆上形成的集成电路，通过在半导体晶圆上方沉积多种材料薄膜，并图案化材料薄膜从而形成该集成电路。集成电路包括诸如金属氧化物半导体(MOS)晶体管的场效应晶体管(FET)。
[0003]半导体工业的目标之一是继续缩小单个FET的尺寸并增加单个FET的速度。为达到这些目标，在亚32nm晶体管节点中使用鳍式场效应晶体管(FinFET)或多栅极晶体管。FinFET不仅增大了面密度，而且改善了沟道的栅极控制。
[0004]在一些情况下，FinFET已经使用替代栅极工艺进行构建。在这些工艺过程中，FinFET首先提供了能够更好地经受直接的后续工艺操作的更苛刻的工艺条件的多晶硅栅极。其后，在当工艺条件缓和的工艺的后续阶段中，从FinFET结构处去除多晶硅栅极并替代为永久金属栅极。
[0005]在近年中，已经尝试使用应力源(stressor)以改善FinFET的性能或操作特性。用于为FinFET形成这些应力源的多种方法已经在生产中提出或使用。
【发明内容】
[0006]为解决上述问题，本申请提供了一种在集成电路中调节拉伸应变的方法，包括:在鳍中的栅极区的相对侧上形成源极/漏极区；在鳍上方形成间隔件，间隔件邻近源极/漏极区；在间隔件之间沉积电介质；以及实施退火工艺以使电介质收缩，电介质的收缩使间隔件变形，间隔件的变形扩大鳍中的栅极区。
[0007]该方法进一步包括:以约500°C至约650°C之间的温度实施退火工艺。
[0008]该方法进一步包括:在约60分钟至约120分钟之间的时间内实施退火工艺。
[0009]该方法进一步包括:在约一个大气压下实施退火工艺。
[0010]该方法进一步包括:相对于退火工艺之前的电介质的尺寸，实施退火工艺使电介质缩小约15%至约18%。
[0011]该方法进一步包括:实施退火工艺以减小电介质的高度和宽度。
[0012]该方法进一步包括:实施退火工艺，以从电介质中除去氮气和氢气中的至少一种。
[0013]该方法进一步包括:在扩张的栅极区上方以及变形的间隔件之间构建栅电极结构。
[0014]该方法进一步包括:使电介质收缩，以将相对的间隔件彼此拉近。
[0015]该方法进一步包括:使间隔件向内朝向电介质变形，间隔件的中部的变形大于间隔件的顶部和底部的变形。
[0016]此外，还提供了一种具有可调节拉伸应变的鳍式场效应晶体管(FinFET)，包括:源极/漏极区，位于鳍中的扩大的栅极区的相对侧上；收缩电介质，设置在源极/漏极区的上方；以及间隔件，设置在鳍的上方，间隔件的变形量取决于收缩电介质，并且间隔件的变形量决定了鳍中的扩大的栅极区的长度。
[0017]其中，收缩电介质的轮廓与间隔件的轮廓相同。
[0018]其中，相对于收缩电介质的原始尺寸，收缩电介质的尺寸减小了约15%至约18%。
[0019]其中，收缩电介质与源极/漏极区垂直对齐。
[0020]其中，间隔件横向邻近扩大的栅极区和源极/漏极区，且位于收缩电介质的相对侧上。
[0021]其中，栅电极结构设置在栅极区上方，栅电极结构包括界面氧化物、高k电介质和金属栅极。
[0022]此外，还提供了一种具有可调节拉伸应力的集成电路，包括:p型金属氧化物半导体(PMOS)器件，具有第一栅极区；以及η型金属氧化物半导体(NMOS)器件，邻近PMOS器件，NMOS器件包括位于收缩电介质的相对侧上的变形的间隔件，变形的间隔件邻近第二栅极区，第二栅极区的长度大于第一栅极区的长度。
[0023]其中，NMOS器件中的第二栅极的高度小于PMOS器件中的第一栅极的高度。
[0024]其中，PMOS器件包括位于电介质的相对侧上的笔直的间隔件。
[0025]其中，收缩电介质和电介质由不同的材料形成。
【专利附图】
【附图说明】
[0026]为了更全面地理解本发明及其优势，现将结合附图所进行的以下描述作为参考，其中:
[0027]图1和图2示出了 P型鳍式场效应晶体管(FinFET)和η型FinFET ；
[0028]图3是不同应力分量对电子和空穴(110/[110]) FinFET迁移率的影响的汇总表格；
[0029]图4至图15共同示出了相对于P型FinFET的形成具有可调节拉伸应变的实施例η型FinFET20的方法；
[0030]图16是示出了使η型FinFET中的电介质经历退火工艺(B卩，热工艺)如何影响晶体管栅极长度的图表；
[0031]图17至图20示出了用于在图16的图表中产生数据的晶体管；
[0032]图21示出了提供用于η型FinFET迁移率增加的N应力源划分(N-stressorsplit);以及
[0033]图22示出了在集成电路(例如，图2的η型FinFET)中调整拉伸应变的实施例方法。
[0034]除非另有说明，否则不同图中的相应数字和符号通常表示相应的部分。绘制的图用于清楚地说明实施例的相关方面，且无需按比例绘制。
【具体实施方式】
[0035]下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅用于示出的目的，而不用于限制本发明的范围。
[0036]本发明将结合具体环境(S卩，FinFET)中的实施例进行讨论。但是，本发明所公开的内容也可以应用于其他集成电路、电子结构等。
[0037]现参见图1，示出了 P型FinFET1。如图所示，p型FinFET10(也称为pFET或PM0S)包括设置在从硅(Si)块状衬底16或绝缘体上硅(SOI)衬底(未示出)上方伸出的鳍14上方的栅极12。此外，源极/漏极18位于栅极12外侧的鳍14的相对末端。在实际生产中，通过使用硅锗(SiGe)形成源极/漏极18，从而在P型FinFETlO中产生有效的应力源。
[0038]现参见图2，示出了 η型FinFET20。如图所示，η型FinFET20 (也称为nFET或NMOS)包括设置在从硅块状衬底26或SOI衬底(未示出)上方伸出的鳍24上方的栅极22。此外，源极/漏极28位于栅极22外侧的鳍24的相对末端。不同于P型FinFET1，在实际生产过程中很难在η型FinFET20中产生有效的应力源。
[0039]现同时参见图1和图2，对于P型FinFETlO和η型FinFET20的每一个，将鳍高度定义为Hfin，将鳍宽度定义为Wfin，以及将栅极长度定义为Lfin。沿鳍高度的应力分量为TfH，沿鳍宽度的应力分量为Tfw，沿源极-漏极的应力分量为Ta，在器件坐标系统(DCS)中示出了用于两个晶体管的方向。此外，也示出了用于两个晶体管的硅晶体坐标系统(CCS)。
[0040]现参见图3，提供了不同应力分量在电子和空穴(I 10/[110] ) FinFET迁移率上的影响的汇总表格30。如强调部分所示，当源极/漏极中的Ia方向上拉伸应变增加时，电子迁移率增加且空穴迁移率减小。因此，具有配置以在源极/漏极的Ta方向中提供足够的拉伸应变的应力源的η型FinFET20是有益的。
[0041]同时参见图4至图15，示出了相对于P型FinFETlO的形成具有可调节拉伸应变的实施例η型FinFET20的方法。现参见图4，该方法通常开始于鳍的图案化。在实施例中，鳍36和衬底34均由硅形成。但是，可以由诸如Ge、SiGe、或III族至V族材料的多种合适的半导体材料形成鳍36和衬底34。
[0042]在形成鳍36之后，实施氧化物沉积工艺以在鳍36的对侧上生成浅沟槽隔离(STI)区38。其后，实施化学机械抛光(CMP)工艺以使器件的顶面平滑。然后，去除图4A中所示的硬掩模32。在实施例中，硬掩模32由两层形成，即氮化物层位于氧化物层上方。
[0043]在去除硬掩模32之后，实施讲注入(well implantat1n)和退火步骤。其后,沉积伪栅极氧化物40 (B卩，1 0X)(参见图7)。在沉积伪栅极氧化物40后，如图5所示，沉积多晶硅层42并使用硬掩模44进行图案化。然后，实施轻掺杂漏极(LDD)注入工艺及退火工艺。
[0044]仍参见图5，在LDD注入和退火步骤之后，实施源极/漏极开槽，以提供空间从而形成源极/漏极区46。通过已经生成的凹槽，外延生长图5中所示的源极/漏极区46。如图7所示，源极/漏极区46设置在伪栅极氧化物40的相对侧上。
[0045]然后，如图6所示，电介质48在源极/漏极区46上方形成且邻近STI区38。在实施例中，电介质48为层间电介质(ILD)。在实施例中，使用可流动化学汽相沉积(FCVD)工艺形成电介质48。
[0046]如图7所示，间隔件50设置在电介质48的相对侧上。在实施例中，在多晶硅层42形成之后形成间隔件50。在形成电介质48之后，实施CMP工艺以使器件的顶面平滑。
[0047]然后，同时参见图6至图8，在中间步骤中所描述的实施例η型FinFET20(即，NM0S)和邻近的P型FinFET1 (B卩，PMOS)上方均形成硬掩模52。其后，使用光掩模选择性地从η型FinFET20去除硬掩模52的部分。然后，按照图7中箭头所示去除设置在η型FinFET20中的伪栅极氧化物40上方和两个间隔件50之间的多晶硅层42 (参见图5)。
[0048]在去除多晶硅层42之后，实施额外的退火工艺。在实施例中，实施额外的退火工艺的温度介于约500°C至650°C之间、时间介于约60分钟至约120分钟之间、和/或压强为约I个大气压。在其他实施例中，为达到期望的结果可以采用其他温度、时间和压强。
[0049]在实施例中，如图9所示，退火工艺导致诸如氮和氢的元素从电介质48处以气体形式排出。当元素以气体形式排出时，图9中的电介质48收缩或缩小(按照图9中所示箭头所示)。在实施例中，相对于退火工艺之前的电介质48的尺寸，退火工艺使电介质48缩小约15%至18%。在实施例中，相对于图10中的未经历额外的退火工艺的P型FinFETlO中的电介质48，退火工艺减小了如图9中所示的电介质48的高度和宽度。
[0050]如图9中所示，电介质48的收缩或缩小使η型FinFET20中的间隔件50弯曲或变形。实际上，相对于图10中的P型FinFETlO中的直的或未弯曲的间隔件50，图9中的间隔件50向内弯曲。在实施例中，收缩的电介质48的轮廓与图9中的间隔件50的轮廓相同。在实施例中，收缩的电介质48通常与源极/漏极区46垂直对齐。
[0051]仍参见图9，η型FinFET20中的间隔件50的弯曲或变形横向地扩张了鳍36的栅极区54。实际上，通过缩小的电介质48，间隔件50朝向源极/漏极区46且彼此相对地向内拉伸，其可以在鳍36上方随后形成栅极结构的位置提供额外的表面区域。换句话说，间隔件50的变形量取决于收缩的电介质48，且决定了鳍36中的扩大的栅极区54的长度。尤其，扩大的栅极区54允许在η型FinFET20中有较长的沟道。
[0052]在实施例中，图9中的每个间隔件50中部的变形大于间隔件50顶部和底部的变形。此外，在实施例中，图9中的间隔件50横向邻近扩大的栅极区54及源极/漏极区46。另外，在实施例中，图9中的间隔件50位于收缩的电介质48的对侧上。
[0053]如图9所示，在实施额外的退火工艺且η型FinFET20的间隔件50弯曲或变形后，去除图9中的伪栅极氧化物40并且构建图11、图13和图14的栅电极结构56。在实施例中，栅电极结构56包括界面氧化物58、高k值电介质60、和金属栅极62。
[0054]如图11所示，在η型FinFET20中形成栅电极结构56之后，实施CMP工艺以使晶体管的顶面平滑。其后，如图11和图12所示，在实施例η型FinFET20和邻近的P型FinFETlO上方均形成硬掩模64，然后使用光掩模选择性地从P型FinFETlO处去除硬掩模64。之后，去除图12中P型FinFETlO中设置在伪栅极氧化物40上方及两个间隔件50之间的多晶硅层42。
[0055]其后，去除图12中的伪栅极氧化物40并生成图15的栅电极结构56。在实施例中，如图15所不，栅电极结构56包括界面氧化物58、高k值电介质60、和金属栅极62。如图15所示，在P型FinFETlO中形成栅电极结构56之后，实施CMP工艺以使晶体管的顶面平滑。在实施例中，η型FinFET20及邻近的p型FinFETlO设置在相同的硅衬底36或晶圆上。
[0056]参见图14和图15，应该认识到，η型FinFET20中栅极区54的水平或横向的长度大于P型FinFETlO中的栅极区54的长度，p型FinFETlO中的栅极区54未通过缩小的电介质48及向内拉伸的间隔件50进行拉伸。此外，η型FinFET20中栅极的高度小于P型FinFET1中栅极的高度。在实施例中，形成η型FinFET20中的电介质48的材料与形成P型FinFETlO中的电介质48的材料不同。
[0057]现参见图16，图表66示出了使η型FinFET20的电介质48经历退火工艺卿，热工艺)如何影响晶体管栅极长度的图表。
[0058]图19和图20中的η型FinFET70和74经历了退火工艺从而缩小了电介质并弯曲了间隔件。图19中的晶体管经历了温度为约600°C且时间为约2小时的额外的退火工艺。图20中的晶体管经历了温度为约600°C且时间为约I小时的退火工艺。其后，测量图19和图20中的晶体管的栅极长度。所测量的图19中的晶体管中的平均栅极长度(Lg)为34.3nm且所测量的图20中的晶体管的平均栅极长度为33.6nm。
[0059]不同于图19和图20中的晶体管，图17和图18中的η型FinFET未经历用于缩小电介质及弯曲间隔件的额外的退火工艺。所测量的图17中的晶体管中的平均栅极长度(Lg)为30.4nm且所测量的图18中的晶体管的平均栅极长度为31.9nm。因此，如图16的图表66所示，相对于图17的晶体管中的平均栅极长度，图19的晶体管中的平均栅极长度增加了约3.9nm。同样的，相对于图18的晶体管中的平均栅极长度，图20的晶体管中的平均栅极长度增加了约1.7nm。
[0060]现参见图21，图表76表明所示的N应力源划分增加了 η型FinFET20的迁移率。在图21中，圆形数据点对应上文中所描述的经历了额外的退火工艺的晶体管，而菱形数据点对应未从额外的退火工艺中受益的晶体管。当相对于阈值电压(Vts)对迁移率指数(1-)进行作图时，长沟道(LC) NMOS的迁移率增加约15%。
[0061]在图22中，示出了在集成电路(例如，η型FinFET20)中调节拉伸应变的实施例方法78。在方框80中，在鳍中的栅极区的相对侧上形成源极/漏极区。在方框82中，在鳍上方形成间隔件。间隔件通常邻近源极/漏极区。在方框84中，在间隔件之间沉积电介质。在方框86中，实施退火工艺以使电介质收缩。电介质的收缩使间隔件变形，导致鳍中的栅极区扩大或扩张。
[0062]用于在集成电路中调整拉伸应变的实施例方法包括在鳍中的栅极区的对侧上形成源极/漏极区，在鳍上方形成间隔件，间隔件邻近源极/漏极区，在间隔件之间沉积电介质；且实施退火工艺以使电介质收缩，电介质的收缩使间隔件变形，间隔件的变形扩大了鳍中的栅极区。
[0063]具有可调节拉伸应变的实施例鳍式场效应晶体管(FinFET)包括鳍中扩大的栅极区对侧上的源极/漏极区，设置在源极/漏极区上方的收缩的电介质，以及设置在鳍上方的间隔件，间隔件的变形量取决于收缩的电介质，并且间隔件的变形量决定了鳍中扩大的栅极区的长度。
[0064]具有可调节拉伸应变的实施例集成电路包括具有第一栅极区的P型金属氧化物半导体(PMOS)器件，以及邻近PMOS器件的η型金属氧化物半导体(NMOS)器件，NMOS器件包括位于收缩的电介质的对侧上的变形的间隔件，邻近第二栅极区的变形的间隔件，第二栅极区的长度大于第一栅极区的长度。
[0065]虽然根据示出的实施例介绍本发明，但是，说明书并不构成限制意义。参考说明书，示出实施例的不同修改和组合以及本发明的其他实施例对本领域的普通技术人员来说是显而易见的。因此，所附权利要求包括任何这样的修改或实施例。
【权利要求】
1.一种在集成电路中调节拉伸应变的方法，包括: 在鳍中的栅极区的相对侧上形成源极/漏极区； 在所述鳍上方形成间隔件，所述间隔件邻近所述源极/漏极区； 在所述间隔件之间沉积电介质；以及 实施退火工艺以使所述电介质收缩，所述电介质的收缩使所述间隔件变形，所述间隔件的变形扩大所述鳍中的所述栅极区。
2.根据权利要求1所述的方法，进一步包括:以约500°C至约650°C之间的温度实施所述退火工艺。
3.根据权利要求1所述的方法，进一步包括:在约60分钟至约120分钟之间的时间内实施所述退火工艺。
4.根据权利要求1所述的方法，进一步包括:在约一个大气压下实施所述退火工艺。
5.根据权利要求1所述的方法，进一步包括:相对于所述退火工艺之前的所述电介质的尺寸，实施所述退火工艺使所述电介质缩小约15%至约18%。
6.根据权利要求1所述的方法，进一步包括:实施所述退火工艺以减小所述电介质的高度和宽度。
7.根据权利要求1所述的方法，进一步包括:实施所述退火工艺，以从所述电介质中除去氮气和氢气中的至少一种。
8.根据权利要求1所述的方法，进一步包括:在扩张的所述栅极区上方以及变形的所述间隔件之间构建栅电极结构。
9.一种具有可调节拉伸应变的鳍式场效应晶体管(FinFET)，包括: 源极/漏极区，位于鳍中的扩大的栅极区的相对侧上； 收缩电介质，设置在所述源极/漏极区的上方；以及 间隔件，设置在所述鳍的上方，所述间隔件的变形量取决于所述收缩电介质，并且所述间隔件的变形量决定了所述鳍中的所述扩大的栅极区的长度。
10.一种具有可调节拉伸应力的集成电路，包括: P型金属氧化物半导体(PMOS)器件，具有第一栅极区；以及 η型金属氧化物半导体(NMOS)器件，邻近所述PMOS器件，所述NMOS器件包括位于收缩电介质的相对侧上的变形的间隔件，所述变形的间隔件邻近第二栅极区，所述第二栅极区的长度大于所述第一栅极区的长度。
【文档编号】H01L27/092GK104183497SQ201310373818
【公开日】2014年12月3日 申请日期:2013年8月23日 优先权日:2013年5月23日
【发明者】江国诚, 林志昌, 陈冠霖, 徐廷鋐, 黄俊嘉 申请人:台湾积体电路制造股份有限公司