用以减少三维集成中硅穿孔(tsv)压力的保角涂层弹性垫的使用的制作方法

用以减少三维集成中硅穿孔(tsv)压力的保角涂层弹性垫的使用的制作方法
【专利摘要】提供一种集成电路组装和用于制造集成电路组装的方法。集成电路组装包括具有各自的面表面的第一芯片和第二芯片，其中所述第一芯片和所述第二芯片以面-对-面接触配置相接合。集成电路组装包括被布置为穿过所述第一芯片和所述第二芯片的过孔。所述过孔被所述相应第一芯片和所述第二芯片的至少一种材料包围。包封至少一部分所述过孔的垫层形成在所述过孔与包围所述过孔的至少一种材料之间。
【专利说明】用以减少三维集成中硅穿孔(TSV)压力的保角涂层弹性垫的使用
[0001]相关申请的交叉引用
[0002]本申请涉及于2012年6月7日提交的、申请号为61/689，531的、发明名称为“用以减少三维集成中TSV压力的保角涂层弹性垫的使用”的美国临时申请，其内容通过引用充分地合并于此。

【技术领域】
[0003]本申请一般涉及三维(3D)集成组装，尤其涉及具有垫层的三维(3D)集成电路组装。

【背景技术】
[0004]如今的集成电路通常包括许多(高达百万，或更多的)集成元件和器件。然而，对于给定的产品，有时不可能在一个集成衬底(或集成电路，也被称为芯片)上实现所有的电路或所需的性能。由此，可能需要两个或更多的衬底。并且，制造工艺限制有时指示使用两个或更多衬底以制造不同的元件。然后主要的挑战就变为互连在多个衬底上的电路。在芯片之间可能需要数以百计的连接并且有必要保持连接电阻低、路径长度短来最小化电感和电容效应，以允许高速运行。尽管已知众多互连布置和工艺，但是许多都需要特殊的、复杂的工艺或昂贵的结构。
[0005]另外，随着集成电路上元件和器件的数量继续增加，存在渐增数量的和复杂的用以连接各种元件和器件并且用以将内部元件和器件与外部电路连接的片上电线。这些互连可能是耗费空间的，这使得互连的长度更长，并且由此在沿着这些片上电线的信号传播中引入更大的延迟。引入额外的接线层可以导致接线长度的减少，但是这种额外接线层的形成或制作可能需要额外的或复杂的工艺步骤。另外，如果产品是要出售的，那么在确定可以使用的互连的数量方案，制作互连的花费经常是关键因素。
[0006]减少互连的长度(以及相应的接线延迟、电线之间的耦合电容、损耗机制以及其他有害的电线寄生效应)的方式是将待互连的器件放置在三维(3D)空间布置中。二维(2D)空间布置中的部分电线拥塞来自于不能最优地放置待连接的元件。3D布置允许用于获得元件和器件的最优放置的更大可能性。然而，为了获得电线缩短的最大优点，电线必须通过电路体积内任意地方(而不仅是芯片堆的外围周围的堆叠电路之间)的过孔(via)而被竖直地定向。图1示出在堆的内部具有竖直过孔的3D芯片堆的示例。芯片堆100包括衬底110、120、130和140。竖直过孔的示例被示为112、114和116。
[0007]另一个3D配置利用以面-对-面(face-against-face)配置堆放的两个衬底,如图2A和图2B所示。术语面-对-面意味着包含器件和它们的接触的衬底的表面(被称为面)将彼此面对地接合。如图所示，两个衬底210和220是对齐的并且以彼此面对的他们各自的面表面(face surface)接合。在这种配置中，可以使用过孔以形成互连。过孔可以穿过衬底210和220中的一个或多个以形成互连。如果衬底由硅(Si)制成，那么穿过衬底的过孔可以被认为是硅穿孔(TSV)。照惯例地，TSV由与形成衬底的材料不同的材料组成。结果是，当加热形成过孔的材料和形成衬底的材料时，可能会出现问题。
[0008]由此，需要一种形成改善的紧凑集成电路组装和互连的结构和方法。优选地，这个结构和方法将能够使得3D电路暴露于增大的温度。


【发明内容】

[0009]根据本发明的方案，提供一种集成电路组装。集成电路组装包括第一芯片和第二芯片。第一芯片具有包括至少一个第一器件的面表面，以及背表面。第二芯片具有包括至少一个第二器件的面表面。所述第一芯片和所述第二芯片以面-对-面接触配置相接合。集成电路组装还包括过孔。所述过孔具有柱形部，其中所述柱形部被布置为穿过所述第一芯片和所述第二芯片。所述过孔被所述相应第一芯片和所述第二芯片的至少一种材料包围。在所述过孔与包围所述过孔的至少一种材料之间形成包封至少一部分所述过孔的垫层。
[0010]根据本发明的其他方案,提供一种用于互连第一芯片和第二芯片的方法。所述方法包括接合步骤、形成步骤和沉积步骤。用于互连第一芯片和第二芯片的方法的第一步骤包括以面-对-面配置接合第一芯片和第二芯片。第二步骤包括形成至少部分地在第一芯片和第二芯片内的过孔，其中过孔由相应第一芯片和第二芯片的至少一种材料包围。第三步骤包括在部分过孔上沉积垫层，其中所述垫层形成在过孔与包围过孔的至少一种材料之间。

【专利附图】

【附图说明】
[0011]附图没有旨在按比例绘制。在附图中，在各个图形中示出的每个相同或几乎相同的元件由同样的数字表示。出于清楚的目的，不是每个元件都会被标注在每个附图中。在附图中:
[0012]图1是在堆的内部具有竖直过孔的传统3D芯片堆的图解说明；
[0013]图2A和图2B分别是用于传统3D裸片组装的整体制作的面-对-面晶圆衬底对准的对准动作的图解说明，以及用于整体3D电路叠片结构的两个对齐的衬底的面-对-面接合；
[0014]图3A至图3C是芯片的对准和面-对-面接合以及多芯片之一的衬底之一的背部变薄的示例的图解横截面图；
[0015]图4A至图4U是根据本发明的一方案制作具有深柱钉头(deep pillar nailhead)过孔的两-芯片结构的工艺的图解横截面图；以及
[0016]图5A至图5C是位于裸片内硅穿孔(TSV)的示例的图解横截面图。

【具体实施方式】
[0017]本发明不限于将其应用至在下面说明书陈述的或附图中示出的元件的布置和构造详图。本发明能够利用其他实施例并且能够以多种方式实践或实施。另外，这里使用的措辞和术语是用于说明的目的并且不应认为是限制的。这里使用的“包括”、“组成”、“具有”、“包含”、“涉及”以及其变化意在包含其后列举的项目和其等价物和附加项目。在本申请中，短语“A和B中的至少一个”与A和/或B等价，意思是A或B或(A和B)。
[0018]还应注意在描述下面的半导体结构时，术语“上”将被用于描述器件、层和特征相对于彼此的布置。这种情形下的术语“上”并不意味着被限制于“直接地在其上”的解释，并且不意味着排除布置在层内或者至少部分地在层内的结构的可能性、或者存在中间层的可能性。由此，“上”可以包括对情形适当的“中”、“部分地中”和“越过”。
[0019]还应注意出于本申请的目的，术语“衬底”指在其上、其内或者部分地在其内可以形成层、结构和/或器件的支撑。这里术语“芯片”被用来指衬底加上在衬底上、衬底内或部分地在衬底内形成的任何层、结构或器件。“芯片”通常被称为“裸片(die)”或被称为“集成电路”，但是集成电路可以包括诸如引线框、接合线和封装的额外元件；以及集成电路可以包括在一个封装中的多个芯片。
[0020]提供一种集成电路组装的紧凑三维结构。还提供用于制作这种结构的相应方法。这种结构包括具有在其上或其中可以形成元件和器件的正表面的第一衬底(有时被称为晶圆)，由此形成第一芯片。该芯片的面相应于芯片的有源边或者具有元件和/或器件的边。这种结构还包括具有在其上或其中可以形成元件和器件的正表面的第二衬底，由此形成第二芯片。第二芯片的面相应于芯片的有源边或者具有元件和/或器件的边。第一芯片和第二芯片用彼此面对的相应面而接合在一起。
[0021]至少部分地形成在多芯片之一的单个沟槽内的术语为“柱”过孔的深过孔被设置为连接两个芯片的金属化层。根据一些实施例，使用合适的接合剂，例如适当的粘合剂将芯片接合在一起。柱过孔可以贯穿多芯片之一的衬底而形成，由此将该柱暴露在衬底的背部处。根据一些实施例，第一对面-对-面接合芯片可以以适当的配置接合到第二对面-对-面接合芯片，由此形成多-芯片集成电路组装。例如，在一些实施例中，具有被暴露的柱的第一面-对-面接合芯片堆的衬底的背表面将被视为用于接下来与第二面-对-面接合芯片堆的衬底的背表面面-对-面接合的新的面。
[0022]提供一种用于三维集成电路组装的互连，并随之一起提供一种形成该互连的方法。该互连可以采取使得第一芯片的金属层连接到第二芯片的金属层的过孔的形式，其中第一芯片和第二芯片以面-对-面配置接合。在一些实施例中，过孔被布置为至少部分地在筒夹(collet)的开口内，该筒夹提供到第一芯片的金属层的接触。筒夹可以是可以采取闭合(但不必必须是圆形)周线的环状结构，可替代地，筒夹可以包括形成过孔穿过的分段轮廓的一个或多个中断(break)。根据一个实施例，过孔包括两个部分。第一部分是柱子，其至少部分地形成在单个隧道内并且从第一芯片的层延伸到第二芯片的层。过孔的第二部分包括接触筒夹且具有比过孔的柱子部分的横截面积更大的横截面积的“钉头”结构。
[0023]提供用于连接以面-对-面配置接合的芯片的金属化层的低电阻过孔。过孔包括单个隧道结构，并且由此在3D组装中占据相对小的芯片面积或体积。根据一些实施例，在芯片被接合在一起之后制作过孔。在芯片被接合在一起之后，Iv或两个芯片的衬底可以变薄以此便于过孔的制作。根据一些实施例，在芯片接合之前没有过孔的任何部分形成。也就是说，在芯片对准和接合之后形成过孔。这个“过孔最后”的方法使得在过孔结构制作期间使用许多清洁工艺以确保良好的接触以及过孔、隧道和其他制作结构的干净的表面。这个结构的制造也是廉价的，使用与用于半导体制作的工艺相同的工艺，允许高密度过孔阵列的形成，并且由于它相对短的长度而展现出低电感。因为大多数金属是热传导的，所以这些相同的电过孔还可以用作为热路径以加强从3D组装的内部去除热量。在这些金属中，在室温下最高的导电率和热导率通常使用铜(Cu)获得。过孔还可以从高深宽比工艺获得大致竖直的侧壁。使用铜可以有助于竖直侧壁的形成。
[0024]应该理解列举的本发明的方案和实施例不必是有区别的，但是他们可以以任何合适的组合被实践。同样地，本发明不限于这里明确地描述的方案和实施例，而是能够具有额外的和替代的方案和实施例，这对本领域技术人员而言也将是显而易见的。
[0025]对准、接合和背部变薄
[0026]深柱钉头过孔是已知的。对于深柱钉头过孔的示例，参见三维面-对-面集成组装，美国专利号7，453，150。为了说明目的，关于深柱钉头过孔将描述本发明的垫层。但是，本发明的方案不限于深柱钉头过孔。本领域技术人员将理解本发明的方案可以使用有如美国专利号7，453，150所述的深柱形钉头柱(应为“过孔”)一起使用，也可以与其他过孔一起使用。
[0027]为了制作深柱钉头过孔，期望得到具有至少一个芯片的衬底的背部变薄的两个芯片的面-对-面接合配置。面-对-面配置提供优于其他已知配置例如背-对-面(back-to-face)配置的优点。例如，面-对-面配置提供的优于背-对-面配置的一个优点包括允许在对准顶衬底与底衬底之后顶衬底变薄。当使用面-对-面配置时，因为在对准期间顶衬底是厚的(即，未变薄)，所以顶衬底比在面-对-背配置中使用的衬底更不易于弯曲、伸展、变形或起泡。其结果是，使用面-对-面配置的电路比使用其他配置(例如，面-对-背配置)的芯片更精确地对齐。然而，本发明不受限于得到这种配置的任何具体方法。现在描述非限制性示例。
[0028]在接合之前，在两个衬底的一个或两个上可以执行工艺以提供期望的元件、金属化层等，从而形成两个芯片。参照图3A,芯片301包括具有正表面(front surface) 304和背表面302的衬底300。衬底300是硅衬底，但能够是任何其他类型的衬底，本发明不受限于本方案。衬底300具有可以小至600微米-800微米的厚度t00，或者任何其他厚度，在本方案中本发明不受限。可具有低介电常数K的介电层324可以形成在正表面304上。介电层324可以是二氧化硅，或者任何其他合适的金属间介电层(MD)材料，本发明不受限于本方案。一个或多个金属化层328可以形成在介电层324内，并且可以由铜、铝或任何其他合适的导电材料形成，正如本领域技术人员所知道的。
[0029]可以被用来提供金属化层328与衬底300之间欧姆接触的接触层318可以形成在衬底300的正表面304上。接触层318可以由钨或任何其他合适的接触材料形成。接触层可以被用于避免代替与在衬底或在其面上实施的器件端子欧姆接触而形成肖特基二极管。正如本领域技术人员已知的，适当的界面冶金(interface metallurgy)可以被用于形成接触层318，并且确保接触层318与衬底300和金属化层328的适当的接触。
[0030]芯片311包括具有正表面314和背表面312的衬底310。衬底310是硅衬底，但可以是任何其他类型的衬底，本发明不受限于本方案。衬底310具有可以小至600微米-800微米的厚度t1(l，或者任何其他厚度，本发明不受限于本方案。可以具有低介电常数K的介电层322可以形成在正表面314上。介电层322可以是S12,或者任何其他合适的金属间电介质，本发明不受限于本方案。一个或多个金属化层326可以形成在介电层322内，并且可以由铜、铝或任何其他合适的导电材料形成，如本领域技术人员已知的。可以被用来提供金属化层326与衬底310之间欧姆接触的接触层316可以形成在衬底310的正表面314上。接触层316可以由钨或者任何其他合适的接触材料形成。本领域技术人员已知的适当的界面冶金可以被用于形成接触层316，并且被用于确保接触层316与衬底310和金属化层326的适当的接触。
[0031]筒夹330至少部分地形成在介电层322内。筒夹可以接触金属化层326。筒夹330可以由铜、铝或任何其他用于形成与深柱钉头过孔和金属化层326良好接触的合适的材料形成。
[0032]在以面-对-面配置预期接合两个芯片301和311中，可能需要各种工艺步骤。每个芯片的面表面应该被抛光以尽可能地平坦。使用深沟槽蚀刻工艺，以背部对准标记形式的沟槽可以被部分蚀刻至将成为两-芯片堆中变薄的那个衬底的正表面。这些沟槽将在变薄过程中被发现，在该点，这个标记将变得可见和对于在变薄的那个衬底部分上的背部光刻是有用的。最后，芯片的正侧需要进行粘合-预备，诸如通过表面的等离子体激活，或者通过由蒸汽或液体施加方法施加化学粘合剂。粘合剂应该是化学性地特别用于粘附到芯片的面，包含用于粘附到第二粘附层的潜在的化学作用，但是能够以干燥状态存在以在芯片-对-芯片对准和插入接合器期间用于处理。
[0033]在对准之前，一个或两个面涂有接合层，诸如接合层320 (如图3B所示)。接合层320可以是基于硅氧烷的聚合胶层。然而，可以使用替代的接合层，例如，环氧基树脂、聚酰亚胺、聚甲基硅氧烷、苯并环丁烯、硅氧烷共聚物、聚乙烯苯二甲基、或者任何其他接合层。由表面的等离子体激活还可以来促进接合制备。期望使用展现出高热稳定性、低热膨胀系数、良好的粘合性、低电阻蚀刻和/或低降解的接合层。依靠结构有意的应用和环境可以得到任何这些特征或特征的组合，并且本发明不受限于本方案。
[0034]由于面-对-面配置，在一个实施方式中，可以使用两个成像器来执行对准。第一成像器可以布置在芯片的下方，并且可以观察衬底310的正表面314。第二成像器可以布置在芯片的上方，并且可以观察衬底300的正表面304。在每个衬底上的两个对准标记可以是对齐的，以大约衬底直径的3/4的距离将标记彼此分开，可以使用其他距离和对准标记的数量，或者其他对准技术，本发明不受限于本方案。
[0035]在对准芯片之后，它们可以被放置在卡盘中的接合器中，所述接合器被合适地设计以保持两个芯片的水平(χ-y)对齐，同时使它们在z方向上分开小量的距离，用以完成接合工艺。通过合适的方法可以来执行接合。在一个实施例中，接合器从它们的背部加热两个衬底，然后在z方向上小心地一起移动两个衬底，同时保持它们在χ-y对齐。由于衬底300和310所示的厚度，衬底可以是大致刚性的，便于它们的接合，而不起皱、破裂，或者其他支持的损坏。图3B示出完成的面-对-面配置。
[0036]图3C示出图3B的面-对-面配置，其中衬底310从背表面312变薄。通过用于打薄硅的任何合适的方法可以来执行打薄，例如，研磨、湿蚀刻、或等离子体打薄。具有初始厚度t1(l的衬底310现在具有变薄的厚度t1(l，，通过厚度t1(l，比通过初始厚度t1(l可以更容易地蚀刻孔或沟槽。变薄的衬底还可以展现出比未变薄的衬底更大的光透明度，从而有利于进一步光学处理和/或对准。变薄的厚度t1(l，可以是200埃至10微米，或者任何其他适合的减少的厚度。如果打薄之后剩下的厚度太大而不能获得套准精度(registrat1n)信息，那么可以使用特别的衬底制备步骤以从衬底的正表面插入深沟槽特征，其在打薄之后将被暴露并且然后被用于套准精度。
[0037]变薄的衬底应该具有非常均匀的厚度。这可以由任何合适的方法来实现。例如，一个方法是使用选择性地停止蚀刻或在埋氧层处大幅减慢蚀刻工艺的蚀刻工艺，这通常被用于绝缘衬底上硅(SOI)晶圆工艺。特别地，使用SOI技术、使用具有对比抗蚀刻性的材料可以形成衬底310。对比抗蚀刻性可以促进衬底310的均匀打薄。
[0038]如果晶圆衬底不是SOI结构，那么诸如SiGe合金层的其他埋氧层或者重掺杂层可以被选择来足以减慢或者基本结束打薄工艺。例如，尽管未示出，衬底310可以初始地包括娃衬底、薄沉积SiGe层和生长在SiGe层上的外延Si。正表面314可以对应于外延层的表面，并且背表面312对应于硅衬底的表面。在以面-对-面配置接合芯片301和311之后，打薄工艺可以行使打薄硅衬底的功能，在沉积SiGe层处停止，并且由此留下未受损伤的SiGe层和外延娃层。
[0039]打薄的其他技术可以涉及从晶圆的正侧增加额外的深沟槽结构，使用适当的在打薄工艺期间将会被暴露的材料填充这些额外的深沟槽结构，这种材料要么减速蚀刻工艺，要么作为用于已经局部实现期望厚度的区域打薄的信号指示器。例如，衬底310可以包括任何合适材料(诸如从正表面314形成的钨)的头钉(stud)。当从背表面312打薄衬底310时，在接合之后，头钉的尖端可以被暴露并且要么阻碍进一步打薄，要么表示打薄已经完成。这种技术可以与区域等离子体羽(plasma plume) 一起使用，例如,依据比方说残留气体分析器或者其他信号器件，通过DTI结构中的材料的侵蚀来感测深沟槽隔离(DTI)的暴露。
[0040]取决于使用的停止层的类型可以来选择打薄衬底的方法，反之亦然。通过遵循上述非限制性示例的工艺，可以得到具有均匀变薄衬底的面-对-面接合配置。
[0041]使用钉头形成柱过孔
[0042]现在根据本发明的方案将描述示例性制作顺序。下面描述的制作顺序仅是许多其他可能实施例中的一个实施例。应当理解这种特定的示例不旨在限制性的。根据本发明的方案，本领域普通技术人员应该理解也可以使用各种其他的制作顺序。
[0043]假设面-对-面接合、以及变薄的配置作为开始点(例如，图3C的结构)，将使用钉头描述关于柱形孔的形成的示例性制作顺序。为了简单起见，将列举适当的特定值和/或工艺的特性(诸如纵横比、蚀刻剂、结构维数等)。另外，应该理解所讨论的工艺步骤的顺序旨在说明性的和非限制的，并且可以以各种顺序执行步骤。可以增加额外的工艺步骤，并且这里讨论的所有步骤不都是必要的。
[0044]工艺顺序
[0045]图4A至图4U示出用于制作用于连接以面-对-面配置接合的芯片的金属层的深柱钉头过孔的顺序。图4A至图4U描述很多同样在图3A至图3C中示出的并且上面已经描述的元件。在这种情况下，在图4A至图4U中描述的元件应当被标注为4系列(例如，420)以对应于图3A至图3C中描述的3系列元件(例如，320)。
[0046]图4A示出类似于图3C的配置的面-对-面配置。其中衬底410已经从背表面412变薄。金属屏蔽层440可以沉积在变薄的衬底410的背表面上。在下面的硅衬底410的蚀刻期间，金属屏蔽层可以提供增加的抗蚀刻性。金属屏蔽层可以由钥、镍或者任何其他合适的屏蔽材料形成。这个层的化学过程优选地应该独立于(orthogonal)在工艺中采用的其他层的蚀刻化学过程，以避免当去除屏蔽层时损坏这些其他层。掩模层(未示出)可以形成在金属屏蔽层440上。通过任何合适的方法，可以沉积或形成可以为光致抗蚀剂或任何其他合适的材料的掩模层。掩模层被图案化以形成用于蚀刻金属屏蔽层440的蚀刻掩模。
[0047]使用变薄的衬底410中开口 444的蚀刻，在图4B中进行深柱钉头过孔的制作。期望使用可以为湿蚀刻或干蚀刻的具有高各向异性的蚀刻技术，本发明不受限于本方案。例如，SF6可以被用作蚀刻剂。如图4B所示，开口 444的壁443与筒夹430的外边缘431近似对齐。虽然情形不需如此，但是壁443与筒夹430的外边缘431的良好对齐可以便于形成钉头(稍后示出)与筒夹430之间的良好接触。期望开口 444的壁443不与外边缘431的外部对齐，这可能导致蚀刻期间筒夹外部隧道的不希望的形成。
[0048]如图4C所示，由任何合适的方法来去除金属屏蔽层440 (如图4B所示)。
[0049]图4D示出衬底410中开口 444的回填充(back-filling)。这被至少部分地执行，这在图4F中将被看得更清楚，从而避免形成深柱过孔(稍后示出)与衬底410之间的肖特基势垒结。衬底410中开口 444的回填充可以包括沉积或以其它方式形成层146，该层146可以为S12或者任何其他合适的介电材料，通常是氧化物。由化学气相沉积(CVD)或者任何其他合适的沉积或选择性的生长过程可以执行层446的形成。在形成层446之后，可以执行化学机械抛光(CMP)或任何其他合适的平坦化工艺，使得层446的上表面与衬底410的背表面412大体共面。
[0050]图4E示出在金属屏蔽层448被图案化并且掩模层被去除之后的金属屏蔽层448。例如，如果掩模层由光致抗蚀剂形成，那么通过灰化可以将其去除。使用包括湿蚀刻和干蚀刻的任何合适的蚀刻剂技术，金属屏蔽层可以被蚀刻，本发明不受限于本方案。在图案化之后，金属屏蔽层形成用于后续工艺的蚀刻掩模。图案结构包括在筒夹430上方直接形成的开口 447。如图所示，开口 447的壁449被布置为使得开口 447比由内边缘429限定的筒夹430的宽度窄。
[0051]图4F示出形成隧道450的早期阶段。通过贯穿回填充层446和介电层442进行蚀刻来形成隧道450。在这个步骤中，隧道延伸至接合层420。使用任何合适的蚀刻剂，由方向蚀刻，诸如深反应离子刻蚀(DRIE)可以来形成隧道450。例如，如果介电层442和回填充层446是S12，那么可以使用氟代-甲基(fluoro-methyl)蚀刻候选，诸如CF4、CF3H* CFH3。这些可以与氩或不与氩一起使用。除了 DRIE或者代替DRIE，还可以使用电感耦合等离子体(ICP)蚀刻。在一个实施例中，使用反复沉积和蚀刻步骤的波希法(Bosch process),可以执行隧道450的形成，上述可以与DRIE或ICP —起使用。
[0052]隧道450的对准使得介电部451保持在隧道450与筒夹430之间。当之后填充隧道450以形成深柱过孔时，介电部451防止筒夹430的内边缘429之间金属的生长。
[0053]如图4G所示，例如使用用适当蚀刻剂的DRIE或ICP，通过蚀刻接合层420来继续形成隧道450。如果接合层420是聚合胶层，那么氧气可以用作为蚀刻剂，可能地由波希再氧化来增强。取决于接合层420的组成以及使用的蚀刻类型，在这个步骤中，侧向蚀刻可以必要地伴随着竖直蚀刻。但是，侧向蚀刻可以是不必要的，并且本发明不受限于本方案。期望最小化侧向蚀刻的量。
[0054]图4H示出隧道450的继续形成。使用用适当蚀刻剂的DRIE或ICP来蚀刻介电层424。由波希法再次进行蚀刻。如果介电层424是S12，那么可以使用氟代-甲基蚀刻候选，诸如CF4、CF3H或CFH3。这些可以与氩或不与氩一起使用。蚀刻进行至金属化层428，其实施为自然蚀刻停止。
[0055]随着隧道450的完成，通过任何合适的方法可以从衬底410的背表面412去除金属屏蔽层448。使用深柱钉头过孔的形成进行这个工艺。如图41所示，势垒层458沉积在隧道450的壁和底面(floor)上。势垒层458可以是W、T1、Ta、TiN, TaN或其他任何合适的材料，并且可以被用于防止随后沉积的柱材料扩散至周围的介电层422和424和接合层420。通过高保角CVD工艺或者通过原子层可以来沉积势垒层458，并且由此势垒层458可以是非常薄的。
[0056]然后附着力促进剂反应器被应用至隧道450。附着力促进剂反应器可以被应用至势垒层458或者应用至位于隧道450上的任何其他材料。附着力促进剂反应器使附着力促进剂461固定(anchor)于势垒层458或者位于隧道450上的任何其他材料。如图4J所示，附着力促进剂461依附于隧道450的周边。在优选实施例中，附着力促进剂反应器可以是S12，或者任何其他材料，并且使用化学气相沉积(CVD)或另外合适的沉积工艺将它应用于势垒层458。根据本发明的方案，附着力促进剂461可以是A-174，或者任何其他被用于促进粘附的材料。
[0057]图4K示出被应用于隧道450的垫层459。垫层459可以被应用于隧道450的整个周边，或者被应用于仅仅隧道450的一部分。另外，垫层459可以沉积在附着力促进剂461上，或者沉积在隧道450上的任何其他材料，包括隧道450周边本身。在优选实施例中，垫层459由蒸汽气相沉积(VDP)或者另外的材料组成。在更优选的实施例中，垫层459可以由聚对二甲苯组成。垫层459被用于提供隧道450与包围隧道1502的材料之间的支撑、缓冲和/或屏障。用于说明的目的，下面关于简化的图5A至图5C描述垫层459。
[0058]图5A示出位于裸片504内、诸如硅穿孔(TSV) 502的传统隧道的图形。在优选实施例中，裸片504可以由硅(Si)或者一些其他材料构成。TSV502可以是本领域技术人员用于过孔的金属，诸如铜(Cu)或钨(W)。由于Cu对电流的低电阻和导热性，因此它通常是优选的金属。因此，仅用于说明的目的，下面将讨论Cu。
[0059]如上所述，TSV 502和裸片504通常由不同的材料形成，例如，裸片由硅形成并且TSV由铜形成。其结果是，当加热传统的TSV 502和传统的裸片504时，可能出现不想要的问题。作为一个示例，当加热传统的TSV 502和裸片504时(例如，在焊接工艺期间)，在TSV 502中的Cu可以扩大的程度比由Si形成的裸片504的扩大的程度更大。这是由于在TSV 502中的Cu具有比组成裸片504的Si更大的热膨胀系数。由于热膨胀的铜系数，在加热期间Cu TSV 502的扩大被示为如图5B上的元件512。
[0060]另外，在TSV 502中的Cu具有比TSV周围的硅裸片504更低的维氏硬度。换言之，形成TSV 502的Cu比周围的形成裸片504的Si更柔软。因为膨胀的Cu(被描述为元件512)比周围的裸片504的Si更柔软，所以在TSV 502中的膨胀的Cu可能不能移动Si裸片504，至少不会损坏/破裂裸片504。其结果是，在材料的加热期间，膨胀的Cu可以使得从TSV 502的末端突出510。Cu的这个突出被描述为图5B中的元件510，可以导致芯片的故障。
[0061]本发明消除或减轻从TSV 502的末端Cu的突出510。图5C示出本发明的一个实施例。如图5C所示，垫层506被应用于TSV 502与裸片504之间。例如，垫层506接收当每个材料被分别加热时由Cu TSV 502和Si裸片504施加的力。作为一个示例，垫层506可以由弹性的和/或柔软的材料形成，以当在加热期间膨胀时接收Cu TSV 502。另外，当温度剧增停止时，垫层506旨在大致保留他自己的形状/尺寸。
[0062]在优选实施例中，垫层506依附于TSV 502，优选地经由附着力促进剂(上述讨论的)不直接地依附于TSV 502。在一些实施例中，垫层可以由例如聚对二甲苯的蒸汽可沉积聚合物组成。蒸汽可沉积聚合物的另外示例可以包括聚对二甲苯-X、聚对二甲苯二聚物等。因为聚对二甲苯是柔软的和有弹性的，应用聚对二甲苯作为垫层506允许当温度上升时，TSV 502内的Cu用最小电阻膨胀，并且当温度剧增停止时松弛回到它之前的厚度。另夕卜，由于聚对二甲苯的柔软性和弹性，当温度剧增结束时，垫层506将弹性地回到至少大致他的正常厚度。通过提供TSV 502与裸片504之间的柔软的和/或有弹性的垫层506，TSV502与裸片504可以暴露于增大的温度，而不导致TSV材料从TSV隧道的末端突出。通过消除或减轻Cu从TSV 502突出，这将导致对TSV 502和/或裸片504更少的损坏。
[0063]返回至图4K，例如聚对二甲苯等的垫层459被应用于隧道450，优选于沉积在隧道450上的势垒层458。然而，垫层459不限于本方案。垫层459可以被应用至在隧道150中形成的任何材料，包括隧道450本身。如上所示，在优选实施例中，垫层459可以由聚对二甲苯或者其他柔软的和/或有弹性的材料组成，其提供隧道450与它周围材料之间的支撑和/或屏障。
[0064]如图4L所示，垫层459和/或势垒层458应该从隧道450的底面去除。在一个实施例中，可以使用偏向蚀刻(bias direct1nal etch)以从隧道150的底面去除势鱼层458和/或垫层459 (例如，聚对二甲苯)。
[0065]使用从隧道450的底部的铜460的电镀，向上进行图4M至图40的工艺。因为隧道内铜的侧向生长可以导致空隙的形成，并且由此增大的过孔阻力和降低的性能，所以优选地使用铜竖直地填充隧道。由液体工艺或CVD可以电镀铜，本发明不受限于本方案。
[0066]如图4N所示，铜460的电镀进行至接近接合层420的顶部。
[0067]如图40所示，铜460被电镀至接近隧道450的顶部。隧道450填充有铜460，延伸至与衬底410的背表面412近似平面的高度。
[0068]图4P示出被图案化之后的金属屏蔽层462并且掩模层已经被去除。例如，如果掩模层由光致抗蚀剂形成，那么通过灰化可以将其去除。使用包括湿蚀刻和干蚀刻的任何合适的蚀刻剂技术，金属屏蔽层可以被蚀刻，本发明不受限于本方案。在图案化之后，金属屏蔽层形成用于后续工艺的蚀刻掩模。图案结构包括诸如463的开口。在所示实施例中，在筒夹430上的开口 463的壁471是对齐的。
[0069]如图4Q所示，蚀刻沟槽464至贯穿层446 (参见图4E)，全部地或部分地去除层446和介电层422的一部分使得沟槽464的底部与筒夹430的上表面465重合。可以执行清洁步骤以去除在沟槽464的蚀刻期间形成在筒夹430的上表面465上的任何碎屑。
[0070]如图4R所示，从隧道450的顶侧去除垫层459、势垒层458和/或其他类似物。特别地，开始于沟槽464的底面478并且结束于沟槽464的顶面479，从隧道450的每个顶侧去除垫层459和/或势垒层458。还可以从隧道450的顶侧去除附着力促进剂反应器和附着力促进剂。例如，从隧道450的顶侧去除垫层459和/或势垒层458，使得在隧道450的顶侧与形成在沟槽464中的钉头之间可以发生传导。[0071 ] 如图4S所示，势垒层458可以沉积在沟槽464上以防止铜扩散到周围层。沉积在沟槽464上的势垒层可以由与上面描述的并且沉积在隧道450的侧边和底面上的势垒层相同的材料形成。另外，根据本发明的方案，垫层459可以沉积在沟槽464中以提供沟槽464与包围沟槽464的材料(包括衬底410)之间的柔软的和/或有弹性的支撑。如上所述，衬底459可以是聚二苯对甲基，或者贯穿本说明书描述的用于提供隧道450与周围的材料之间的柔软的和/或弹性的支撑的其他材料。在此时还可以通过任何合适的方法去除金属屏蔽层462。铜被随后地电镀或者沉积以形成钉头468的内部467，其早期阶段如图4S所示。
[0072]图4T示出从钉头468的外部469的底面去除垫层459、势垒层458等。还可以从外部469的底面去除附着力促进剂和附着力促进剂反应器(未示出)。使用本领域技术人员已知的许多方法，例如定向腐蚀，可以从钉头的底面去除垫层459、势垒层458等。根据本发明的方案的定向腐蚀可以包括，但不限于偏氧等离子体和/或氩蚀刻。垫层159、势垒层458等被从钉头468的外部469的底面去除，从而使得全电路可以存在于从位于钉头468的外部469中的金属(例如,铜)至刚好位于钉头468的外部469下方的筒夹430处。
[0073]如图4U所示，钉头468可以由例如铜的金属填充。对于钉头468的例如铜的金属的填充可以以非均匀方式进行，留下过量的铜。通过任何合适的工艺，例如化学机械抛光(CMP)可以去除过量的铜。钉头468的顶面应该大致与衬底410的背表面412持平，并且可以形成外部接触。
[0074]应当理解描述的说明性工艺顺序是不受限的，并且本领域普通技术人员可以容易地想到额外的或替代的工艺顺序。取决于步骤的准确顺序或使用的准确蚀刻剂，某些步骤可以是不必需的。例如，取决于蚀刻剂，可以不需要金属屏蔽层和/或掩模层。另外，尽管衬底被描述为硅，可以使用其他材料的衬底。如果衬底由不同于硅的材料形成(诸如SiC或GaAs)，那么蚀刻液体和条件、介电层、胶层等将需要被适当地改变。对于上述材料和工艺的这种改变和修改没有偏离本发明的精神并且这种改编仍在半导体制作领域内技术人员的能力内。
[0075]还应理解深柱钉头过孔可以形成在筒夹的空缺中，或者筒夹为深柱钉头过孔的一部分。换言之，深柱钉头过孔和筒夹不需要是区别的结构，并且本发明不受限于本方案。
[0076]具有本发明的至少一个实施例的这样描述的几个方案，应该理解本领域技术人员容易想到各种改变、修改和改进。这种改变、修改和改进旨在为本公开的一部分，并且旨在本发明的精神和范围内。因此，前述描述和附图仅为示例的方式。
【权利要求】
1.一种集成电路组装，包括: 第一芯片，具有包括至少一个第一器件的面表面，以及背表面； 第二芯片，具有包括至少一个第二器件的面表面，所述第一芯片和所述第二芯片以面-对-面接触配置相接合； 过孔，包括被布置为穿过所述第一芯片和所述第二芯片的柱形部，其中所述过孔被所述相应第一芯片和所述第二芯片的至少一种材料包围；以及 垫层，包封至少一部分所述过孔，所述垫层形成在所述过孔与包围所述过孔的至少一种材料之间。
2.根据权利要求1所述的集成电路组装，其中所述垫层是柔软的或有弹性的。
3.根据权利要求1所述的集成电路组装，其中形成所述垫层的材料是蒸汽可沉积聚合物。
4.根据权利要求3所述的集成电路组装，其中所述蒸汽可沉积聚合物是聚对二甲苯。
5.根据权利要求1所述的集成电路组装，其中: 包括柱形部的所述过孔包括底面；并且 所述垫层未出现在所述过孔的所述底面。
6.根据权利要求1所述的集成电路组装，其中用以促进所述垫层到所述过孔的粘附的附着力促进剂被布置在至少一部分所述过孔上。
7.根据权利要求6所述的集成电路组装，其中所述附着力促进剂是A-174。
8.根据权利要求1所述的集成电路组装，其中所述过孔由金属形成。
9.根据权利要求8所述的集成电路组装，其中所述金属包括铜。
10.根据权利要求9所述的集成电路组装，还包括势垒层，其包封至少一部分所述过孔并且被布置为防止所述铜扩散到包围所述过孔的材料中。
11.根据权利要求10所述的集成电路组装，其中所述垫层形成在所述势垒层与包括所述过孔的所述金属之间。
12.根据权利要求1所述的集成电路组装，还包括: 接合层，被用于以面-对-面接触配置将所述第一芯片的所述面与所述第二芯片的所述面彼此接合；并且 所述过孔穿过所述接合层。
13.一种多晶圆电路组装，包括: 第一晶圆，具有包括至少一个第一器件的面表面，以及背表面； 第二晶圆，具有包括至少一个第二器件的面表面，所述第一晶圆和所述第二晶圆以面-对-面接触配置相接合； 过孔，包括被布置为穿过所述第一晶圆和所述第二晶圆的柱形部，其中所述过孔被所述相应第一晶圆和所述第二晶圆的至少一种材料包围；以及 垫层，包封至少一部分所述过孔，并且形成在所述过孔与包围所述过孔的至少一种材料之间。
14.根据权利要求13所述的多晶圆电路组装，其中所述垫层是柔软的或有弹性的。
15.根据权利要求13所述的多晶圆电路组装，其中形成所述垫层的所述材料是蒸汽可沉积聚合物。
16.根据权利要求15所述的多晶圆电路组装，其中所述蒸汽可沉积聚合物是聚对二甲苯。
17.根据权利要求13所述的多晶圆电路组装，其中: 包括柱形部的所述过孔包括底面；并且 所述垫层未出现在所述过孔的所述底面。
18.根据权利要求13所述的多晶圆电路组装，其中所述过孔由金属形成。
19.一种互连第一芯片和第二芯片的方法,所述方法包括: 以面-对-面配置接合所述第一芯片和所述第二芯片； 形成至少部分地在所述第一芯片和所述第二芯片内的过孔，其中所述过孔由所述相应第一芯片和所述第二芯片的至少一种材料包围；以及 在一部分所述过孔上沉积垫层，其中所述垫层形成在所述垫层与包围所述过孔的至少一种材料之间。
20.根据权利要求19所述的方法，其中所述垫层是柔软的或有弹性的。
21.根据权利要求19所述的方法，其中形成所述垫层的材料是蒸汽可沉积聚合物。
22.根据权利21所述的方法，其中所述蒸汽可沉积聚合物是聚对二甲苯。
23.根据权利要求19所述的方法，其中所述方法还包括将形成在所述过孔与围绕所述过孔的至少一种材料之间的所述垫层从所述柱形物的底面去除。
24.根据权利要求19所述的方法，其中用以促进所述垫层到所述过孔的粘附的附着力促进剂被布置在至少一部分所述过孔上。
25.根据权利要求24所述的方法，其中所述附着力促进剂是A-174。
26.根据权利要求19所述的方法，其中所述过孔由金属形成。
27.根据权利要求19所述的方法，其中所述过孔穿过一接合层，该接合层用于将所述第一芯片的面与所述第二芯片的面彼此接合。
28.根据权利要求19所述的方法，还包括: 在将所述垫层沉积在所述过孔上之前，使用被布置为防止所述铜扩散到包围所述过孔的材料的势垒层来包封所述过孔。
【文档编号】H01L25/16GK104396009SQ201380030148
【公开日】2015年3月4日 申请日期:2013年6月6日 优先权日:2012年6月7日
【发明者】约翰·F·麦克唐纳 申请人:伦塞勒工艺研究所