本申请涉及半导体集成电路的技术领域，具体而言，涉及一种半导体器件及其制作方法。
背景技术：
随着半导体器件中晶体管的集成度越来越高，晶体管的特征尺寸越来越小，晶体管中载流子的迁移率逐渐下降。这种载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会降低晶体管的驱动电流，最终导致晶体管的器件性能降低。在现有技术中技术人员采用应力技术，即通过引入局部单向拉伸或压缩型应力到晶体管的导电沟道，以提升晶体管的导电沟道内载流子迁移率。例如，通常在PMOS器件中嵌入SiGe层，以对沟道区施加适当的压应力，进而提高空穴的迁移率和PMOS器件性能。
图1示出了现有半导体器件的剖面结构示意图。如图1所示，该半导体器件包括衬底10′、栅极结构20′、轻掺杂区30′和应力层40′。其中，栅极结构20′设置于衬底10′的表面上，轻掺杂区30′设置于栅极结构20′的两侧的衬底10′中且延伸至栅极结构20′的下方，应力层40′设置于栅极结构20′的两侧的衬底10′中。从图1中还可以看出，应力层40′呈Σ型，且部分应力层40′设置于栅极结构20′和轻掺杂区30′的下方。
上述半导体器件中，由于位于栅极结构20′下方的应力层40′具有尖端结构，使其附近的电场强度较高，从而导致应力层40′和衬底10′之间容易产生结漏电流。同时，靠近导电沟道位置的轻掺杂区30′被部分应力层40′取代，使得导电沟道下方的应力较大，进而导致结漏电流更容易产生。针对上述问题，目前还没有有效的解决方法。
技术实现要素：
本申请旨在提供一种半导体器件及其制作方法，以减少半导体器件中的结漏电流。
为此，本申请提供了一种半导体器件，该半导体器件包括：衬底；栅极结构，设置于衬底的表面上；轻掺杂区，设置于栅极结构的两侧的衬底中且延伸至栅极结构下方；L型凹槽以及设置于L型凹槽中的应力层，L型凹槽设置于栅极结构的两侧的衬底中，部分应力层设置于轻掺杂区的下方。
进一步地，半导体器件还包括设置于栅极结构和轻掺杂区的侧壁上的侧壁介质层，且应力层与轻掺杂区和侧壁介质层相连。
进一步地，半导体器件为PMOS晶体管，应力层的材料为SiGe；或半导体器件为NMOS晶体管，应力层的材料为SiC层；或半导体器件为肖特基势垒晶体管，应力层的材料为肖特基金属。
进一步地，应力层的上表面不低于衬底的上表面且不高于栅极结构的上表面。
进一步地，半导体器件还包括设置于栅极结构的一侧的应力层中的源极，以及设置于栅极结构的另一侧的应力层中的漏极。
进一步地，栅极结构包括依次设置于衬底的表面上的栅氧化物层、栅极材料层和掩膜层，以及设置于栅氧化物层、栅极材料层和掩膜层的两侧侧壁上的偏移间隙壁。
本申请还提供了一种半导体器件的制作方法，该制作方法包括：形成半导体基体，半导体基体包括衬底，形成于衬底的表面上的栅极结构，以及形成于栅极结构的两侧的衬底中且延伸至栅极结构下方的轻掺杂区；在栅极结构的两侧的衬底中形成L型凹槽，且部分L型凹槽位于轻掺杂区的下方；在L型凹槽中形成应力层。
进一步地，形成L型凹槽的步骤包括：沿栅极结构的两侧刻蚀衬底，以在衬底中形成浅凹槽；在栅极结构的两侧侧壁以及浅沟槽靠近栅极结构的侧壁上形成侧壁介质层；沿侧壁介质层刻蚀衬底以形成L型凹槽。
进一步地，在形成浅沟槽的步骤中，刻蚀贯穿轻掺杂区以形成浅沟槽。
进一步地，沿侧壁介质层刻蚀衬底的步骤包括：沿侧壁介质层干法刻蚀衬底，以在衬底中形成深凹槽；对深凹槽的侧壁进行湿法刻蚀，以形成L型凹槽。
进一步地，形成应力层的步骤包括：在L型凹槽中生长应力材料，以形成应力层。
进一步地，在生长应力材料的同时对应力材料进行原位掺杂，以在栅极结构的一侧的应力层中形成源极，并在栅极结构的另一侧的应力层中形成漏极。
进一步地，形成半导体基体的步骤包括：在衬底上形成栅极结构；沿栅极结构的两侧对衬底进行轻掺杂注入以形成轻掺杂区；
进一步地，在轻掺杂注入的步骤之后，制作方法还包括沿栅极结构的两侧对衬底进行光晕掺杂注入的步骤。
应用本申请的技术方案，本申请提供了一种包括衬底，设置于衬底的表面上的栅极结构，设置于栅极结构的两侧的衬底中且延伸至栅极结构下方的轻掺杂区，设置于栅极结构的两侧的衬底中的L型凹槽，以及设置于L型凹槽中的应力层的半导体器件。由于位于轻掺杂区的下方的应力层呈长方体结构，从而避免了在应力层和衬底之间形成尖端结构，进而避免了由尖端结构导致的结漏电流。同时，呈长方体结构的应力层相比Σ型应力层更远离导电沟道的下方，从而减少了导电沟道下方的应力，进而进一步减少了结漏电流。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了现有半导体器件的剖面结构示意图；
图2示出了本申请实施方式所提供的半导体器件的剖面结构示意图；
图3示出了本申请实施方式所提供的半导体器件的制作方法的流程示意图；
图4示出了在本申请实施方式所提供的半导体器件的制作方法中，形成包括衬底，形成于衬底的表面上的栅极结构，以及形成于栅极结构的两侧的衬底中且延伸至栅极结构下方的轻掺杂区的半导体基体后的基体的剖面结构示意图；
图5示出了沿图4所示的栅极结构的两侧刻蚀衬底，以在衬底中形成浅凹槽后的基体的剖面结构示意图；
图6示出了在图5所示的栅极结构的两侧侧壁以及浅沟槽靠近栅极结构的侧壁上形成侧壁介质层后的基体的剖面结构示意图；
图7示出了沿图6所示的侧壁介质层刻蚀衬底，以在栅极结构的两侧的衬底中形成L型凹槽后的基体的剖面结构示意图；
图8示出了在图7所示的L型凹槽中生长应力材料以形成应力层后的基体的剖面结构示意图；以及
图9示出了在图7所示的L型凹槽中生长应力材料，同时对应力材料进行原位掺杂以在栅极结构的一侧的应力层中形成源极，并在栅极结构的另一侧的应力层中形成漏极后的基体的剖面结构示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位，并且对这里所使用的空间相对描述作出相应解释。
正如背景技术中所介绍的，现有半导体器件中应力层和衬底之间容易产生结漏电流。本申请的发明人针对上述问题进行研究，提供了一种半导体器件。从图2给出的本申请实施方式所提供的半导体器件的剖面结构示意图可以看出，该半导体器件包括：衬底10；栅极结构20，设置于衬底10的表面上；轻掺杂区30，设置于栅极结构20的两侧的衬底10中且延伸至栅极结构20下方；L型凹槽以及设置于L型凹槽中的应力层50，L型凹槽设置于栅极结构20的两侧的衬底10中，部分应力层50设置于轻掺杂区30的下方。
上述半导体器件中，由于位于轻掺杂区30的下方的应力层50呈长方体结构，从而避免了在应力层50和衬底10之间形成尖端结构，进而避免了由尖端结构导致的结漏电流。同时，呈长方体结构的应力层50相比Σ型应力层50更远离导电沟道的下方，从而减少了导电沟道下方的应力，进而进一步减少了结漏电流。
下面将更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
图2所示的半导体器件中，栅极结构20包括依次设置于衬底10的表面上的栅氧化物层21、栅极材料层22和掩膜层23，以及设置于栅氧化物层21、栅极材料层22和掩膜层23的两侧侧壁上的偏移间隙壁24。其中，栅氧化物层21可以为SiO2层，栅极材料层22可以为多晶硅层，偏移间隙壁24的材料可以为SiO2等。同时，图2所示的半导体器件还包括设置于栅极结构20和轻掺杂区30的侧壁上的侧壁介质层40，且应力层50与轻掺杂区30和侧壁介质层40相连。该侧壁介质层40的材料可以为本领域中常见的介质材料，例如SiN等。当然，本申请提供的半导体器件也可以不包括图2所示的侧壁介质层40。此时，应力层50与轻掺杂区30和栅极结构20相连。
上述半导体器件可以为不同类型的晶体管，本领域的技术人员可以根据晶体管的类型设定应力层50的材料。优选地，当半导体器件为PMOS晶体管时，应力层50的材料为SiGe；当半导体器件为NMOS晶体管，应力层50的材料为SiC层；当半导体器件为肖特基势垒晶体管，应力层50的材料为肖特基金属。当然，应力层50的材料并不限于上述优选方式所提供的材料。
同时，本领域的技术人员还可以根据本申请的教导设定应力层50的高度。优选地，应力层50的上表面不低于衬底10的上表面且不高于栅极结构20的上表面。当然，应力层50的高度还与晶体管的类型或应力层50的材料相关。具体地，当半导体器件为PMOS晶体管或NMOS晶体管时，应力层50的上表面一般介于衬底10的上表面和栅极结构20的上表面之间；当半导体器件为肖特基势垒晶体管时，由于由肖特基金属组成的应力层50需要通过平坦化工艺形成，因此应力层50的上表面与所述栅极结构20的上表面齐平。
另外，半导体器件还可以包括设置于栅极结构20的一侧的应力层50中的源极61，以及设置于栅极结构20的另一侧的应力层50中的漏极63。需要注意的是，可以将全部源极61和漏极63置于应力层50，也可以将部分部源极61和漏极63置于应力层50即部分源极61和漏极63位于应力层50以外的衬底10中。
同时，本申请还提供了一种半导体器件的制作方法。如图3所示，该制作方法包括：形成半导体基体，半导体基体包括衬底10，形成于衬底10的表面上的栅极结构20，以及形成于栅极结构20的两侧的衬底10中且延伸至栅极结构20下方的轻掺杂区30；在栅极结构20的两侧的衬底10中形成L型凹槽，且部分L型凹槽位于轻掺杂区30的下方；在L型凹槽中形成应力层50。
上述制作方法中，由于位于轻掺杂区30的下方的应力层50呈长方体结构，从而避免了在应力层50和衬底10之间形成尖端结构，进而避免了由尖端结构导致的结漏电流。同时，呈长方体结构的应力层50相比Σ型应力层50更远离导电沟道的下方，从而减少了导电沟道下方的应力，进而进一步减少了结漏电流。
下面将更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
图4至图9示出了本申请提供的半导体器件的制作方法中，经过各个步骤后得到的基体的剖面结构示意图。下面将结合图4至图9，进一步说明本申请所提供的半导体器件的制作方法。
首先，形成半导体基体，该半导体基体包括衬底10，形成于衬底10的表面上的栅极结构20，以及形成于栅极结构20的两侧的衬底10中且延伸至栅极结构20下方的轻掺杂区30。在一种优选的实施方式中，形成半导体基体的步骤包括：先在衬底10上形成栅极结构20，然后沿栅极结构20的两侧对衬底10进行轻掺杂注入以形成轻掺杂区30，进而形成如图4所示的基体结构。
在上述优选实施方式中，栅极结构20可以包括依次设置于衬底10的表面上的栅氧化物层21、栅极材料层22和掩膜层23，以及设置于栅氧化物层21、栅极材料层22和掩膜层23的两侧侧壁上的偏移间隙壁24。形成栅极结构20的步骤可以为：首先，在衬底10上依次沉积栅氧化物材料、栅极材料和掩膜材料；然后，依次刻蚀掩膜材料、栅极材料和栅氧化物材料，以形成掩膜层23、栅极材料层22和栅氧化物层21；最后，在栅氧化物层21、栅极材料层22和掩膜层23的两侧侧壁上形成偏移间隙壁24。其中，栅氧化物材料可以为SiO2，栅极材料可以为多晶硅层，掩膜材料可以为SiN，偏移间隙壁24的材料可以为SiO2等。形成上述材料的工艺可以为化学气相沉积等，其具体工艺参数可以参照现有技术，在此不再赘述。需要注意的是，在轻掺杂注入或源漏注入之后，可以去除栅极结构20中的掩膜层23。
上述轻掺杂注入的步骤中，轻掺杂注入能够提高应力层50附近的局部掺杂浓度，阻止应力层50中的载流子向衬底10迁移，从而进一步降低了半导体器件中的结漏电流。其中，注入离子的导电类型与源极61和漏极63的导电类型相同，轻掺杂注入的工艺参数可以参照现有技术进行。一般情况下，注入离子的能量为0.5～1KeV，注入离子的剂量可以为1E12～5E13atoms/cm2。
在上述轻掺杂注入的步骤之后，还可以沿栅极结构20的两侧对衬底10进行光晕掺杂注入的步骤。该光晕掺杂注入能够提高应力层50附近的局部掺杂浓度，阻止应力层50中载流子向衬底10迁移，从而进一步降低了半导体器件中结漏电流。其中，注入离子可以根据半导体器件的类型进行设定。当半导体器件为PMOS晶体管时，注入离子可以为碳离子或硼离子。同时，光晕掺杂注入的工艺参数可以参照现有技术进行。一般情况下，注入离子为碳离子时，注入离子的能量为0.5～2KeV，注入离子的剂量可以为5E13～5E14atoms/cm2，注入角度为0～40°；注入离子为硼离子时，注入离子的能量为0.5～3KeV，注入离子的剂量可以为1E14～1E15atoms/cm2，注入角度为0～40°。
完成形成半导体基体的步骤之后，在栅极结构20的两侧的衬底10中形成L型凹槽，且部分L型凹槽位于轻掺杂区30的下方。在一种优选地实施方式中，形成L型凹槽的步骤包括：沿栅极结构20的两侧刻蚀衬底10，以在衬底10中形成浅凹槽，进而形成如图5所示的基体结构；在栅极结构20的两侧侧壁以及浅沟槽靠近栅极结构20的侧壁上形成侧壁介质层40，进而形成如图6所示的基体结构；沿侧壁介质层40刻蚀衬底10以形成L型凹槽，进而形成如图7所示的基体结构。
在形成上述浅沟槽的步骤中，刻蚀工艺可以为干法刻蚀，优选为等离子体刻蚀，其具体工艺参数可以参照现有技术。经过该步骤之后，所形成浅沟槽的深度可以根据实际工艺需求进行设定。在32nm以下制程的半导体器件中，浅沟槽的深度一般为20～50nm。应当注意的是，一般情况下所形成浅沟槽可以贯穿轻掺杂区30，当然所形成浅沟槽也可以不贯穿轻掺杂区30。
形成上述侧壁介质层40的步骤可以为：首先，形成覆盖栅极结构20和衬底10的介质材料；然后刻蚀去除栅极结构20的上表面上的介质材料，并刻蚀去除栅极结构20侧壁上的部分介质材料，并将剩余介质材料作为侧壁介质层40。其中，介质材料可以为SiN等，刻蚀介质材料的工艺可以为干法刻蚀等。
上述沿侧壁介质层40刻蚀衬底10的步骤可以为：沿侧壁介质层40干法刻蚀衬底10，以在衬底10中形成深凹槽；对深凹槽的侧壁进行湿法刻蚀，以形成L型凹槽。干法刻蚀具有各向异性，能够形成U型的深凹槽。而湿法刻蚀具有各向同性，能够对深凹槽的侧壁进行刻蚀以形成L型凹槽。其具体工艺可参照现有技术，在此不再赘述。
完成在栅极结构20的两侧的衬底10中形成L型凹槽，且部分L型凹槽位于轻掺杂区30的下方的步骤之后，在L型凹槽中形成应力层50。具体地，该步骤包括：在图7所示的L型凹槽中生长应力材料，以形成应力层50，进而形成如图8所示的基体结构。其中，应力材料可以根据晶体管的类型进行设定。优选地，当半导体器件为PMOS晶体管时，应力材料为SiGe；当半导体器件为NMOS晶体管，应力材料为SiC层；当半导体器件为肖特基势垒晶体管，应力材料为肖特基金属。形成应力材料的工艺可以为外延生长等，其具体工艺可以参照现有技术。
在该步骤中，在图7所示的L型凹槽中生长应力材料的同时，还可以对应力材料进行原位掺杂，以在栅极结构20的一侧的应力层50中形成源极61，并在栅极结构20的另一侧的应力层50中形成漏极63，进而形成如图9所示的基体结构。所谓原位掺杂是指在生长应力材料的过程中，同时通入掺杂离子以对应力材料进行掺杂，从而形成源极61和漏极63。原位掺杂的掺杂离子及掺杂工艺可以参照现有技术，在此不再赘述。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
本申请提供了一种包括衬底，设置于衬底的表面上的栅极结构，设置于栅极结构的两侧的衬底中且延伸至栅极结构下方的轻掺杂区，设置于栅极结构的两侧的衬底中的L型凹槽，以及设置于L型凹槽中的应力层的半导体器件。由于位于轻掺杂区的下方的应力层呈长方体结构，从而避免了在应力层和衬底之间形成尖端结构，进而避免了由尖端结构导致的结漏电流。
同时，呈长方体结构的应力层相比Σ型应力层更远离导电沟道的下方，从而减少了导电沟道下方的应力，进而进一步减少了结漏电流。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。