二极管与二极管串电路的制作方法

本发明是有关于一种静电放电防护装置，且特别是有关于静电放电防护装置中的二极管。

背景技术：

静电放电防护(electrostatic discharge,ESD)装置常应用于各种电子装置中，以增加电子装置的可靠度。

现有的ESD装置常利用二极管串所实现的箝位电路来进行静电放电保护的操作。例如，电子装置中的系统电压至地之间可能会设置一组二极管串电路，以提供静电放电的路径。

然而，在现有的制程实现二极管串电路时，会因为寄生的双极性接面晶体管(bipolar junction transistor,BJT)所引起的电流放大效应，造成二极管串电路中的漏电流增加。

此外，在现有的制程中，在实现二极管串电路时，需要采用深N井(deep N-well)的特殊制程来容纳多个二极管，造成布局面积与制造成本明显增加。

技术实现要素：

为了解决上述问题，本发明的一方面提出一种二极管。二极管包含基板、第一绝缘层、第二绝缘层、井区、深掺杂区、第一掺杂区与第二掺杂区。第一绝缘层设置于基板上。第二绝缘层设置于基板上，并与第一绝缘层定义元件区域。井区设置于基板上以及元件区域下方。深掺杂区设置于井区内，并位于元件区域下方。第一掺杂区具有一第一导电型，其中第一掺杂区设置于元件区域内，并位于深掺杂区上。第二掺杂区具有第二导电型，并相邻设置于该第一掺杂区旁。其中第二掺杂区位于深掺杂区上，并经由深掺杂区以及第一掺杂区而与井区电性绝缘。

本发明的另一方面提出一种二极管串电路。二极管串电路包含基板、多个 绝缘层、井区、第一二极管与第二二极管。多个绝缘层设置于基板上，并用以定义第一元件区域与第二元件区域。第一二极管包含第一深掺杂区、第一掺杂区以及第二掺杂区。第一深掺杂区设置于井区内，并位于第一元件区域下方。第一掺杂区具有第一导电型，其中第一掺杂区设置于第一元件区域内，并位于第一深掺杂区上。第二掺杂区具有第二导电型，其中第二掺杂区位于第一深掺杂区上与第一掺杂区旁，并经由第一深掺杂区以及第一掺杂区而与井区电性绝缘。第二二极管包含第二深掺杂区、第三掺杂区以及第四掺杂区。第二深掺杂区设置于井区内，并位于第二元件区域下方。第三掺杂区具有第一导电型，并耦接至第二掺杂区，其中第三掺杂区设置于第二元件区域内，并位于第二深掺杂区上。第四掺杂区具有第二导电型，其中第四掺杂区位于第二深掺杂区上与第三掺杂区旁，并经由第二深掺杂区以及第三掺杂区而与井区电性绝缘。

综上所述，本发明所示的二极管与其二极管串可实现于各种类型的静电放电防护装置。同时，通过设置深掺杂区，本发明的二极管可大幅降低漏电流的影响。进一步地，本发明的二极管串的多个二极管可设置于同一井区，故可节省布局面积，降低制造上的成本。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：

图1为根据本发明的一实施例所绘示的一种二极管的剖面示意图；

图2A为根据本发明的一实施例所绘示的一种二极管的剖面示意图；

图2B为根据本发明的一实施例所绘示的一种二极管的剖面示意图；

图3为根据本发明的一实施例所绘示的一种二极管的剖面示意图；

图4为根据本发明的一实施例所绘示的一种二极管串电路的剖面示意图；

图5A为根据本发明的一实施例所绘示的一种静电放电防护装置的剖面示意图；

图5B为根据本发明的一实施例所绘示的一种静电放电防护装置的剖面示意图；以及

图6为根据本发明的一实施例所绘示的一种二极管的剖面示意图。

具体实施方式

下文是举实施例配合所附附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件将以相同的符号标示来说明。

在本文中，使用第一、第二与第三等等的词汇，是用于描述各种元件、组件、区域、层与/或区块是可以被理解的。但是这些元件、组件、区域、层与/或区块不应该被这些术语所限制。这些词汇只限于用来辨别单一元件、组件、区域、层与/或区块。因此，在下文中的一第一元件、组件、区域、层与/或区块也可被称为第二元件、组件、区域、层与/或区块，而不脱离本发明的本意。

在本文中，当一个元件被称为“在…上”时，它可泛指该元件直接在其他元件上，也可以是有其他元件存在于两者之中。相反地，当一个元件被称为“直接在”另一元件，它是不能有其他元件存在于两者的中间。如本文所用，词汇“与/或”包含了列出的关联项目中的一个或多个的任何组合。

再者，本文中的相对词汇，如“下”或“底部”与“上”或“顶部”，用来描述文中在附图中所示的一元件与另一元件的关系。相对词汇是用来描述装置在附图中所描述之外的不同方位是可以被理解的。例如，如果一附图中的装置被翻转，描述原为位于其它元件的“下”侧的元件将被定向为位于其他元件的“上”侧。例示性的词汇“下”，根据附图的特定方位可以包含“下”和“上”两种方位。同样地，如果一附图中的装置被翻转，描述原为位于其它元件的“下方”或“之下”的元件将被定向为位于其他元件上的“上方”。例示性的词汇“下方”或“之下”，可以包含“下方”和“上方”两种方位。

另外，关于本文中所使用的“耦接”或“连接”，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。

请参照图1，图1为根据本发明的一实施例所绘示的一种二极管的剖面示意图。如图1所示，二极管100包含基板110、绝缘层112、绝缘层114、井区120、深掺杂区140、掺杂区160以及掺杂区162。

于各个实施例中，基板110可为P型基板(P-substrate)。如图1所示，绝 缘层112与绝缘层114设置于基板110上，以定义元件区域C1。于一些实施例中，如图1所示，绝缘层112与绝缘层114可利用浅沟槽(Shallow Trench Isolation,STI)隔离实现。或者，于另一些实施例中，绝缘层112与绝缘层114更可为氮化硅层(silicon nitride layer)等其他电性绝缘材料。

于此例中，井区120为N型井。如图1所示，井区120设置于基板110上，并位于元件区域C1下。深掺杂区140设置于井区120内。掺杂区160具有第一导电型，并设置于元件区域C1。掺杂区162具有第二导电型，并设置于元件区域C1内。例如，于此例中，掺杂区160为P型的掺杂区，且掺杂区162为N型掺杂区。掺杂区160耦接至二极管100的阳极P1，掺杂区162耦接至二极管100的阴极P2，并相邻设置于掺杂区160旁，而使二极管100内的多个载子可在PN接面间沿着虚线路径传递。掺杂区160与掺杂区162两者皆位于深掺杂区140上，并与深掺杂区140接触。如此，掺杂区162可经由深掺杂区140以及掺杂区160而与井区120电性绝缘。

于一些实施例中，上述的深掺杂区140可为P型深掺杂区，例如可为P型静电放电防护层(P-ESD layer)。举例而言，在互补式金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)的制程技术中，静电放电防护层可应用于各种类型的静电放电防护装置中，例如用以实现前述的双极性接面晶体管等等。通过设置深掺杂区140，掺杂区162可与井区120电性绝缘。通过上述方式，利用二极管100所形成的二极管串电路(如后图4所示)可设置于同一井区120，故能够在不需额外光罩或复杂制程(例如:深N井)下降低二极管串电路所使用的电路面积。如此一来，二极管100的制造成本可明显降低。此外，本领域具有通常知识者可根据实际应用的需求，而通过调整深掺杂区140的制程参数(例如：厚度)来调整二极管100的相关元件参数(例如：临界电压、崩溃电压等)。

再者，为了避免寄生的BJT造成的漏电流的影响，于一些实施例中，前述的井区120设置以接收高电压。通过此设置方式，二极管100内的漏电流可明显降低，以降低不必要的功耗。

以下将以附图说明本发明的多个实施方式。为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明的部分实施方式中，这些实务上的细节是 非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示。

请参照图2A，图2A为根据本发明的一实施例所绘示的一种二极管的剖面示意图。相较于前述图1中的二极管100，于此实施例中，二极管200还包含了间隔区201。间隔区201设置于深掺杂区140上，并位于掺杂区160与掺杂区162之间。如图2A所示，二极管200内的多个载子可在PN接面间沿着两条虚线路径传递。于一些实施例中，间隔区201可在无掺杂下由井区120直接形成。或者，于一些实施例中，间隔区201可为轻掺杂区，且此轻掺杂区的导电型与井区120相同。

请参照图2B，图2B为根据本发明的一实施例所绘示的一种二极管的剖面示意图。相较于前述图1中的二极管100，于此实施例中，二极管220还包含了栅极电极202。栅极电极202设置于元件区域C1上，并位于掺杂区160与掺杂区162之间。于各个实施例中，栅极电极202可为多晶硅层。

请参照图3，图3为根据本发明的一实施例所绘示的一种二极管的剖面示意图。相较于前述图1中的二极管100，于此实施例中，二极管300还包含了掺杂区301。掺杂区301与掺杂区160设置以具有相同导电型，例如皆为P型掺杂区。于此实施例中，掺杂区162设置于掺杂区160与掺杂区301之间，以通过深掺杂区140、掺杂区160与掺杂区301而与井区120电性绝缘。

请参照图4，图4为根据本发明的一实施例所绘示的一种二极管串电路的剖面示意图。上述各个实施例所示的二极管100、二极管200、二极管220或二极管300可更进一步地应用于二极管串电路中。如图4所示，二极管串电路400包含基板410、绝缘层412、绝缘层414、绝缘层416、井区420、深掺杂区440、深掺杂区442、掺杂区460、掺杂区462、掺杂区464以及掺杂区466。

于此例中，基板410为P型基板。绝缘层412、绝缘层414、绝缘层416设置于基板410上，其中绝缘层412与绝缘层414设置以定义元件区域C1，且绝缘层414与绝缘层416设置以定义元件区域C2。于此例中，井区420为N型井，且井区420设置于基板410上，并位于元件区域C1与元件区域C2的下方。于一些实施例中，如先前所述，井区420可设置以接收高电压。

于此例中，前述的元件区域C1用以设置二极管D1(亦即深掺杂区440、掺杂区460以及掺杂区462)，且元件区域C2用以设置二极管D2(亦即深掺杂 区442、掺杂区464以及掺杂区466)。

于此例中，深掺杂区440与深掺杂区442可为P型深掺杂区。具体而言，深掺杂区440设置于井区420内，并位于元件区域C1的下方。掺杂区460与掺杂区464为P型的掺杂区，且掺杂区462与掺杂区466为N型的掺杂区。掺杂区460设置于元件区域C1内，并位于深掺杂区440上。掺杂区462设置于元件区域C1内，并位于深掺杂区440上。如图4所示，于此例中，掺杂区462更相邻设置掺杂区460旁，并位于掺杂区460与绝缘层414之间。如此，掺杂区462可通过深掺杂区440、掺杂区460与绝缘层414而与井区410电性绝缘。

再者，深掺杂区442设置于井区420内，并位于元件区域C2的下方。掺杂区464设置于元件区域C2内，并位于深掺杂区442上。掺杂区464经由导线电性连接至掺杂区462，以形成二极管串。掺杂区466设置于元件区域C2内，并位于深掺杂区442上。掺杂区466相邻设置掺杂区464旁，并位于掺杂区464与绝缘层416之间。如此，掺杂区466可通过深掺杂区442、掺杂区464与绝缘层416而与井区410电性绝缘。

如先前所述，通过设置深掺杂区440与深掺杂区442，二极管串电路400中的多个二极管D1以及二极管D2可设置于同一井区410。如此，二极管串电路400的布局面积可大幅减少，故制程上的成本可明显降低。

需特别说明的是，图4中所示的二极管串电路400仅以图1中的二极管100的结构实施为例进行说明，但本发明并不仅此为限。例如，于一些实施例中，二极管串电路400的二极管D1或二极管D2亦可使用图2A的二极管200实施。于另一些实施例中，二极管串电路400的二极管D1或二极管D2亦可使用图2B的二极管220实施。或者，于又一些实施例中，二极管串电路400的二极管D1或二极管D2亦可使用图3的二极管300实施。

请参照图5A，图5A为根据本发明的一实施例所绘示的一种静电放电防护装置的剖面示意图。上述各个实施例所示的二极管100、二极管200、二极管220或二极管300可更进一步地应用于静电放电防护装置。如图5A所示，静电放电防护装置500包含绝缘层501、N型场效晶体管M1与二极管100。N型场效晶体管M1设置于绝缘层501与绝缘层112之间。N型场效晶体管M1包含掺杂区540、掺杂区542以及栅极电极560，其中掺杂区540与掺杂区542 为N型掺杂区。栅极电极560设置于掺杂区540与掺杂区542之间，并位于基板110的上方。掺杂区542更经由导线而电性连接至掺杂区160。换句话说，N型场效晶体管M1串联耦接至二极管100。由于二极管100的结构与先前图1相似，故于此不再重复赘述。通过此设置方式，前述的二极管100能够与N型场效晶体管M1于同一制程制造，而实现各种类型的静电放电防护装置。

请参照图5B，图5B为根据本发明的一实施例所绘示的一种静电放电防护装置的剖面示意图。相较于图5A中的静电放电防护装置500，此例中的静电放电防护装置520包含P型场效晶体管M2与二极管100。如图5B所示，P型场效晶体管M2包含掺杂区544与栅极电极562，其中掺杂区544为P型掺杂区。如图5B所示，掺杂区544与栅极电极562设置于绝缘层112与掺杂区160之间，且P型场效晶体管M2与二极管100设置以共享掺杂区160。换句话说，通过上述的设置方式，P型场效晶体管M2可在不用设置额外导线下，即可串联耦接至二极管100。如此，静电放电防护装置520的布局面积可更进一步地降低。

上述仅以单一场效晶体管与二极管100串联的方式为例说明本发明二极管100的结构应用于静电放电防护装置的设置方式，但本发明并不以此为限。本领域具有通常知识者可根据实际需求调整前述静电放电防护装置500或静电放电防护装置520使用合适的晶体管个数或二极管个数。

上述的各个实施例，仅P型深掺杂区为例进行说明，但本发明并不以此为限。应当了解到，上述各实施例中的二极管亦可由N型深掺杂区实施。

请参照图6，图6为根据本发明的一实施例所绘示的一种二极管的剖面示意图。相较于图1中的二极管100，本例中的二极管600中的深掺杂区140为N型深掺杂区。相应地，井区120为P型井，掺杂区160为N型掺杂区，并耦接至阴极P2，且掺杂区162为P型掺杂区，并耦接至阳极P1。如此，掺杂区162与掺杂区160可形成二极管600中的PN接面，且掺杂区162可经由深掺杂区140以及掺杂区160而与井区120电性绝缘。换句话说，于各个实施例中，井区120的导电型与深掺杂区140的导电型设置为互相相反。

综上所述，本发明所示的二极管与其二极管串可实现于各种类型的静电放电防护装置。同时，通过设置深掺杂区，本发明的二极管可大幅降低漏电流的影响。进一步地，本发明的二极管串的多个二极管可设置于同一井区，故可节 省布局面积，降低制造上的成本。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。