静电放电保护装置与静电放电保护系统的制作方法

本发明关于一种静电保护(ESD)。特别关于一种静电放电保护装置与静电放电保护系统。

背景技术：

对于集成电路(IC)产品而言，ESD破坏已成为主要的可靠度考虑因素之一。各种装置被用来作为ESD保护装置，保护互补式金属氧化物半导体(CMOS)集成电路免于受到破坏。图1A与图1B是关于现有技术的ESD保护系统100的示意图。二极管110位于接垫102与接垫104之间，另一二极管110位于接垫102与接垫106之间。详细而言，接垫102为输入/输出(I/O)接垫，接垫104为VDD电压接垫，接垫106为VSS电压接垫。模拟收发器130位于两个二极管110的旁边以及接垫104与106之间。如图1A所示，ESD路径SA用以释放ESD保护装置100的ESD电流。

图1B是关于现有技术的另一ESD保护系统100的示意图。如图1B所示，两个SCR装置120取代图1A的两个二极管。图1B的两个SCR装置120具有和图1A的两个二极管110相同的电容负载。然而，相较于图1A的ESD保护系统100，图1B的ESD保护系统100具有另一个ESD路径SB。因此，图1B的ESD保护系统100就释放ESD电流而言，比图1A的ESD保护系统100具有更好的功效与能力。此外，图1A的ESD保护装置100需要电源箝位器，但是图1B的ESD保护装置100因为具有主动启动的能力而不需要电源箝位器。

对于二极管110而言，由于N/P+接面为浅沟渠隔离(STI)，电流流经接面的深层区域。于是，二极管110的STI 导致ESD保护装置100的缓慢的开启速度。因此，提供了另一个闸控二极管200。图2系关于前案的闸控二极管200的示意图。如图2所示，掺杂区域220、222与224位于井210之中。详细而言，井210为N型，掺杂区域220与224为N型，掺杂区域222为P型。此外，多晶硅区域230位于井210之上以及掺杂区域220与222之间。多晶硅区域232位于井210之上以及掺杂区域222与224之间。节点240、242与244分别位于掺杂区域220、222与224之上以偏压闸控二极管200。多晶硅区域230连接节点240，多晶硅区域232连接节点244。举例而言，节点242为阳极，节点244为阴极。因为多晶硅区域230与232连接偏压节点至井210，闸控二极管200的电流流经表面区域而非深层区域，因而改善启动速度。然而，掺杂区域222与多晶硅区域230或232之间的接面造成电容负载的增加。此外，闸控二极管200仍然需要电源箝位器。

因此，需要一种新的ESD装置，提升启动速度但是不增加电容负载。此外，当使用监控装置来监控ESD装置的启动速度时，经常会被ESD电流所破坏。于是，对于新型ESD装置的设计与制造而言，保护监控装置也是另一个问题。

技术实现要素：

有鉴于此，本发明提供一种静电放电保护装置和系统。

本发明的一实施例提供了一种位于基板上的静电放电保护装置，包括第一井、第二井、第一多晶硅区域、第二多晶硅区域以及第一保护层。第一井具有第一传导类型并且位于基板。第二井具有第二传导类型，位于基板且相邻第一井。第一多晶硅区域位于第一井，第一节点透过第一多晶硅区域连接第一井。第二多晶硅区域位于第二井，一第二节点透过第二多晶硅区域连接第二井。第一保护层位于第一多晶硅区域以及第二多晶硅区域之间。第一保护层覆盖第一井的一部 分、第二井的一部分、第一多晶硅区域的一部分以及第二多晶硅区域的一部分。在第一多晶硅区域以及第二多晶硅区域之间的第一保护层所覆盖的第一井的部分以及第二井的部分没有掺杂区域。

在本发明的另一实施例中，静电放电保护装置包括第一掺杂区域、第三节点、第二掺杂区域、第四节点、第三掺杂区域、第五节点、第四掺杂区域、第六节点、第二保护层以及第三保护层。第一掺杂区域具有第二掺杂类型并且位于第一井，其中第一掺杂区域并未相邻第一多晶硅区域；第三节点连接第一掺杂区域；第二掺杂区域具有第一掺杂类型并且位于第二井，其中第二掺杂区域并未相邻第二多晶硅区域；第四节点连接第二掺杂区域。第三掺杂区域具有第一掺杂类型并且位于第一井，其中第三掺杂区域并未相邻第一掺杂区域；第五节点连接第三掺杂区域；第四掺杂区域具有第二掺杂类型并且位于第二井，其中第四掺杂区域并未相邻第二掺杂区域；第六节点连接第四掺杂区域。第二保护层位于第一掺杂区域以及第三掺杂区域之间，其中第二保护层覆盖第一井的一部分、第一掺杂区域的一部分以及第三掺杂区域的一部分；以及第三保护层，位于第二掺杂区域以及第四掺杂区域之间，其中第三保护层覆盖第二井的一部分、第二掺杂区域的一部分以及第四掺杂区域的一部分。

在本发明的另一实施例中，第三节点连接IO接垫，第五节点连接第一电压接垫、第四节点与第六节点连接第二电压接垫。在另一实施例中，第三节点与第五节点连接第一电压接垫，第四节点连接IO接垫，第六节点连接第二电压接垫。在另一实施例中，第一井被第一保护层所覆盖的部分相等于第二井被第一保护层所覆盖的部分。在另一实施例中，第一井被第一保护层所覆盖的部分大于或小于第二井被第一保护层所覆盖的部分。

本发明的实施例提供了一种位于一基板上的静电放电保护装置，包括第一MOS晶体管结构、第二MOS晶体管结构、第一多晶硅区域、第二多晶硅区域、第一保护层。第一MOS晶体管结构包括第一井、第二井、以及第一掺杂区域。第一井具有第一传导类型并且位于基板；第二井具有第二传导类型并且位于基板，其中第二井相邻第一井，第二传导类型不同于第一传导类型；以及第一掺杂区域具有第二掺杂类型并且位于第一井。第二MOS晶体管结构包括第一井、第二井、以及第二掺杂区域。第二掺杂区域具有第一掺杂类型并且位于第二井。第一多晶硅区域位于第一井。第二多晶硅区域位于第二井。第一保护层位于第一多晶硅区域以及第二多晶硅区域之间。第一保护层覆盖第一井的一部分、第二井的一部分、第一多晶硅区域的一部分以及第二多晶硅区域的一部分，并且在第一多晶硅区域以及第二多晶硅区域之间的第一保护层所覆盖的第一井的部分以及第二井的部分没有掺杂区域。

本发明的一实施例提供了一种静电放电保护系统，静电放电保护系统包括一静电放电保护装置。静电放电保护装置耦接于第一电压接垫、第二电压接垫以及IO接垫之间。静电放电保护装置包括基板、第一井、第二井、第一多晶硅区域、第二多晶硅区域、以及第一保护层。第一井具有第一传导类型并且位于基板。第二井具有第二传导类型并且位于基板，其中第二井相邻第一井，第二传导类型不同于第一传导类型。第一多晶硅区域位于第一井，其中第一节点透过第一多晶硅区域连接第一井。第二多晶硅区域位于第二井，其中第二节点透过第二多晶硅区域连接第二井。第一保护层位于第一多晶硅区域以及第二多晶硅区域之间，其中第一保护层覆盖第一井的一部分、第二井的一部分、第一多晶硅区域的一部分以及第二多晶硅区域的一部分，并且在第一多晶硅区 域以及第二多晶硅区域之间的第一保护层所覆盖的第一井的部分以及第二井的部分没有掺杂区域。

本发明通过以上技术方案，可以有效地防止ESD电流的伤害。

附图说明

图1A是关于现有技术的ESD保护系统的示意图；

图1B是关于现有技术的ESD保护系统的另一示意图；

图2是关于现有技术的闸控二极管的示意图；

图3是显示根据本发明一实施例所述的ESD保护系统的示意图；

图4是显示根据本发明一实施例所述的ESD保护装置的示意图；

图5是显示根据本发明一实施例所述的ESD保护装置的另一示意图；

图6是显示根据本发明一实施例所述的ESD保护装置的示意图；

图7是显示根据本发明一实施例所述的ESD保护装置的I-V特性的示意图；

图8A是显示根据本发明一实施例所述的ESD保护装置的示意图；

图8B是显示根据本发明一实施例所述的ESD保护装置的另一示意图；

图8C是显示根据本发明一实施例所述的ESD保护装置的另一示意图；

图9是显示根据本发明一实施例所述的ESD保护装置的I-V特性的示意图。

具体实施方式

为让本发明的目的、特征和优点能更明显易懂，下文特 举出本发明的具体实施例，并配合所附图式，作详细说明如下。目的在于说明本发明的精神而非用以限定本发明之保护范围，应理解下列实施例可经由软件、硬件、固件、或上述任意组合来实现。

图3是显示根据本发明一实施例所述的ESD保护系统300的示意图。如图3所示，ESD保护系统300包括三个接垫(pad)302、304与306、ESD保护装置310、二极管330、电阻332、电容334以及运算放大器336。详细而言，接垫302为输入/输出(I/O)接垫，接垫304为VDD电压接垫(第一电压接垫)，接垫306为VSS电压接垫(第二电压接垫)。ESD保护装置310与二极管330系位于接垫302与306之间并且相互平行。ESD保护装置310更连接接垫304、节点PTR与节点NTR。运算放大器336系位于节点NTR与PTR之间。

图4是显示根据本发明一实施例所述的ESD保护装置310A的示意图。在一实施例中，掺杂区域420与422位于井410之中，掺杂区域424位于井410与412之中，掺杂区域426与428位于井412之中。井410与412位于一基板(未显示)。举例而言，井410为N型井，井412为P型井，掺杂区域420与426为N型，掺杂区域422、426与428为P型。节点440、442、444、446与448位于掺杂区域420、422、424、426与428之上。此外，保护层430位于井410之上并且位于节点440与442之间，保护层432位于井410之上并且位于节点442与444之间，保护层434位于井412之上并且位于节点444与446之间。

当ESD保护装置310A位于ESD保护系统300，节点400与442分别连接VDD电压接垫304与I/O接垫302，节点444连接节点PTR，节点446与448连接VSS电压接垫306。ESD电流的路径从节点442开始，穿越掺杂区域422、井410、420与掺杂区域426。详细而言，保护层430、432与434为电阻保护氧化层(RPO)。相较于图2所示的ESD保护装置200，图4的ESD 保护装置310A提供了比ESD保护装置200更小的电容负载。此外，ESD保护装置310A也不需要电源箝位器(power clamp)。

图5是显示根据本发明一实施例所述的ESD保护装置310B的另一示意图。在一实施例中，掺杂区域420与422位于井410之中，掺杂区域426、427、428与429位于井412之中。井410与412位于一基板(未显示)。举例而言，井410为N型井，井412为P型井，掺杂区域420、426与429为N型，掺杂区域422、427与428为P型。多晶硅区域436位于井410与412之上，并且位于掺杂区域422与427之间。多晶硅区域438位于井412之上，并且位于掺杂区域426与429之间。节点440、442、446与448位于掺杂区域420、422、426与428之上。此外，保护层430位于井410之上，以及位于节点440与442之间。此外，节点440与442分别连接VDD电压接垫304与I/O接垫302，节点447连接节点TP，节点449连接节点TN，节点446与448连接VSS电压接垫306。

对于图5的ESD保护装置310B而言，节点447与449为触发节点，透过多晶硅区域436与438来偏压闸极。P型掺杂区域427与N型掺杂区域429位于多晶硅区域436与438之间。于是，P型掺杂区域422、N型井410与P型掺杂区域427形成或构成了MOS晶体管结构。此外，N型掺杂区域429、P型井412与N型掺杂区域426构成了另一个MOS晶体管结构。当启动两个MOS晶体管结构时，ESD电流被旁路于表面区域，并且导致ESD保护装置310B的高启动速度。相较于图2的ESD保护装置200，图5的ESD保护装置310B提供了比ESD保护装置200更小的电容性负载。因此ESD保护装置310B不需要电源箝位器。

图6是显示根据本发明一实施例所述的ESD保护装置310C的示意图。在一实施例中，ESD保护装置310C包括两 个井610(第一井)与612(第二井)、两个多晶硅区域632(第一多晶硅区域)与636(第二多晶硅区域)、以及一保护层634(第一保护层)。井610为N型(第一传导类型)并且位于一基板之上(未显示)。井612为P型(第二传导类型)并且位于该基板之上。井612相邻于井610。多晶硅区域632位于井610之上。节点644(第一节点)透过多晶硅区域632连接井610。多晶硅区域636位于井612之上。节点646(第二节点)透过多晶硅区域636连接井612。保护层634位于多晶硅区域632与636之间。保护层634覆盖井610的一部分、井612的一部分、多晶硅区域632的一部分以及多晶硅区域636的一部分。在井610与612被保护层634所覆盖并且在多晶硅区域632与636之间的部分没有掺杂区域。

如图6所示，ESD保护装置310C也包括位于井610之中的P型的掺杂区域622(第一掺杂区域)。要注意的是，掺杂区域622并未相邻多晶硅区域632。换言之，掺杂区域622并未接触多晶硅区域632。节点642(第三节点)连接掺杂区域622。掺杂区域624(第二掺杂区域)为N型并且位于井612之中，掺杂区域624并未相邻多晶硅区域636。节点648(第四节点)连接掺杂区域624。此外，ESD保护装置310C也包括位于井610之中的N型的掺杂区域620。掺杂区域620并未相邻掺杂区域622。节点640(第五节点)连接掺杂区域620。掺杂区域626(第四掺杂区域)为P型并且位于井612之中。掺杂区域626并未相邻掺杂区域624。节点650(第六节点)连接掺杂区域626。再者，保护层630(第二保护层)位于掺杂区域620与622之间。保护层630覆盖井610的一部分、掺杂区域622的一部分、以及掺杂区域620的一部分。保护层638覆盖井612的一部分、掺杂区域624的一部分、以及掺杂区域626的一部分。

当ESD保护装置610C作为图3的ESD保护系统300之P型装置时，节点644连接节点NTR，节点646连接节点PTR，节 点640连接VDD电压接垫640(第一电压接垫)，节点642连接I/O接垫642，并且节点648与650连接VSS电压接垫650(第二电压接垫)。当ESD保护装置610C作为图3的ESD保护系统300之N型装置时，节点644连接节点NTR，节点646连接节点PTR，节点640与642连接VDD电压接垫640，节点648连接I/O接垫642，节点650连接VSS电压接垫650。于是，相同结构的ESD保护装置310能够作为N型装置或是P型装置之用，而不需要因为N型装置或是P型装置之用而提供两种不同的ESD保护装置310C之结构。因此，本发明所提供的ESD保护装置310C能够轻易实施与操作。

要注意的是，在一实施例中，两个多晶硅区域632与636之间具有最小间距并且没有掺杂区域。两个多晶硅区域632与636之间的最小间距能以节点NTR与PTR来有效控制或门极偏压。于是，ESD保护装置310C的信道电流具有撞击效应(punch effect)。此外，P型掺杂区域622、N型井610与P型井612构成或组成MOS晶体管结构(第一MOS晶体管结构)。N型井610、P型井612与N型掺杂区域624构成或组成另一MOS晶体管结构(第二MOS晶体管结构)。详细而言，第一与第二MOS晶体管结构为横向扩散金属氧化物半导体(LDMOS)。因此，能够较早启动通道电流以改善ESD保护装置310C的启动速度。

图7是显示根据本发明一实施例所述的ESD保护装置310C的I-V特性的示意图。对于具有或不具有监控装置的ESD保护装置310C的漏电流而言，具有监控装置的ESD保护装置310C大约在电流为3A时失效，不具有监控装置的ESD保护装置310C大约在电流为3.7A时失效。由于两个多晶硅区域632与636之间的最小间距之故，ESD保护装置310C提供了更好的效能以保护监控装置。详细而言，因为两个多晶硅区域632与636之间没有掺杂区域，因而能达到最小的间距。 因此，监控装置不会被过度放射(over-shot)，并且被ESD保护装置310C所保护。此外，因为在ESD保护装置310C之中配置了两个LDMOS结构，因而改善了启动速度。因此，ESD保护装置310C提供了快速的启动速度以及保护监控装置的高可靠度。

图8A是显示根据本发明一实施例所述的ESD保护装置310D的示意图。此ESD保护装置310D的结构类似于图6的ESD保护装置310C。然而，在此实施例中，保护层634所覆盖的井610的部分相等于保护层634所覆盖的井612的部分。图8B与图8C系显示根据本发明一实施例所述的ESD保护装置310E与310F。在图8B所示的ESD保护装置310E的实施例中，保护层634所覆盖的井610的部分小于保护层634所覆盖的井612的部分。在图8C所示的ESD保护装置310F的实施例中，保护层634所覆盖的井610的部分大于保护层634所覆盖的井612的部分。图9是显示根据本发明一实施例所述的ESD保护装置310D、310E与310F的I-V特性的示意图。对于不具有监控装置的ESD保护装置310D、310E与310F的漏电流而言，ESD保护装置310D、310E与310F大约在电流为3.7A时失效。因此，ESD保护装置310D、310E与310F提供了高可靠度的性能以及快速的启动速度。

在本说明书以及权利要求中的序数，例如“第一”、“第二”、“第三”等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同组件。本发明说明书中“耦接”一词系泛指各种直接或间接的电性连接方式。本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，本领域的技术人员，在不脱离本发明之精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。