影像感测器像素结构的制作方法

本发明涉及一种影像感测器像素结构，特别是涉及一种背照式(back side illumination，以下简称为BSI)的影像感测器像素结构。

背景技术：

随着电脑和通讯工业的发展，高效率影像感测器的需求随之增加，其可应用在各种领域，例如数码相机、摄录象机、个人通讯系统、游戏元件、监视器、医疗用的微相机、机器人等。

BSI影像感测器为现今一种常见的高效率影像感测装置，且由于BSI影像感测器可以整合于传统的半导体制作工艺制作，因此具有制作成本较低、元件尺寸较小以及集成度较高的优点。此外，BSI影像感测器还具有低操作电压、低功率消耗、高量子效率(quantum efficiency)、低噪声(read-out noise)以及可根据需要进行随机存取(random access)等优势，因此已广泛应用在现有的电子产品上。

随着元件尺寸的持续缩小以及半导体制作工艺的进步，BSI影像感测器的尺寸日益微缩。但是，除了尺寸要求之外，BSI影像感测器更面临诸多要求如光电转换效率(photo-electric conversion efficiency)、灵敏度(sensitivity)、低噪声(noise)等。简单地说，BSI影像感测器仍然需要不停的改良。

技术实现要素：

本发明的一目的在于提供一种BSI影像感测器像素结构，以解决上述问题。

为达上述目的，本发明提供一种BSI影像感测器像素结构，该BSI影像感测器像素结构包含有一基底、一形成于该基底内的感光元件、二个氧化物半导体场效晶体管(oxide-semiconductor field effect transistor，以下简称为OS FET)元件、以及一电容。该基底包含有一正面与一背面，而该感光元件即用以接收一穿过该基底的该背面的入射光。该二个OS FET元件设置于该基底 的该正面上，且直接设置于该感光元件上。该电容设置于该基底的该正面上，且直接设置于该感光元件与该二个OS FET元件上。该二个OS FET元件与该感光元件重叠，而该电容与该感光元件以及该二个OS FET元件重叠。

本发明另提供一种影像感测器像素结构，包含有一基底、一形成于该基底内的感光元件、一充电控制(charge control)OS FET元件、一放电控制(discharge control)OS FET元件、以及一电容。该基底包含有一正面与一背面，而该感光元件即用以接收一穿过该基底的该正面或该背面的入射光。该充电控制OS FET元件设置于该基底的该正面上，且电连接至该感光元件。该放电控制OS FET元件设置于该基底的该正面上，且电连接至该充电控制OS FET元件。该电容也设置于该基底的该正面上，且电连接至该充电控制OS FET元件与该放电控制OS FET元件。

根据本发明所提供的影像感测器像素结构以及BSI影像感测器像素结构，在基底的正面提供二个与感光元件以及电容电连接的OS FET元件。从结构上来说，由于这二个OS FET元件重叠设置于感光元件之上，而电容重叠设置于这二个OS FET元件之上，故感光元件、OS FET元件、电容形成一堆叠结构，也就是说OS FET元件以及电容的设置并不占用任何基底面积。而从电性关系上来说，上述二个OS FET元件分别作为一充电控制元件与一放电控制元件，当该放电控制OS FET元件开启时，可将电容内的电荷清除；而当充电控制OS FET元件开启时，可将得自于感光元件的电荷储存于电容中，并进行读取。此外，这些电荷即使在充电控制OS FET元件关闭时，仍可有效储存于电容之中。由于OS FET元件可避免短通道效应，故其具有极低的漏电流，因此OS FET元件的使用可有效降低影像感测器和/或BSI影像感测器的功率消耗。简单地说，本发明所提供的影像感测器和/或BSI影像感测器像素结构可在不占用有限而珍贵的基底面积的前提下，有效降低影像感测器和/或BSI影像感测器的功率消耗。

附图说明

图1为本发明所提供的影像感测器像素结构的一优选实施例的示意图；

图2为本发明所提供的影像感测器像素结构的另一优选实施例的示意图；

图3为本发明所提供的影像感测器像素结构的一变化型的示意图；

图4为本发明的一优选实施例所提供的影像感测器像素结构的一电路图；

图5为本发明另一优选实施例所提供的影像感测器像素结构的一电路图。

主要元件符号说明

10 影像感测器像素结构

12 工作模块

100 基底

102 隔离结构

104 MOS晶体管元件

106 MOS电容

110 感光元件

120 内层介电层

122 接触插塞

130 内连线结构

132 介电层

134 金属层

136 介层插塞

140C 充电控制OS FET元件

140D 放电控制OS FET元件

142a 第一栅极结构

142b 第二栅极结构

1420 第一栅极电极

1422 第一栅极介电层

1424 氧化物半导体层

1426 第二栅极介电层

1428 第二栅极电极

144a 第一源极电极

144b 第二源极电极

146a 第一漏极电极

146b 第二漏极电极

150 电容

160 感测电路和/或ADC电路

具体实施方式

请参阅图1至图2，图1至图2分别为本发明所提供的影像感测器像素结构的优选实施例的示意图。如图1所示，本优选实施例所提供的影像感测器像素结构10包含有一基底100，基底100可以例如是一硅基底、一含硅(silicon-containing)基底、一三五族覆硅(III-V group-on-silicon)基底例如氮化镓覆硅(GaN-on-silicon)基底、一石墨烯覆硅基底(graphene-on-silicon)或一硅覆绝缘(silicon-on-insulator，SOI)基底等，但不限于此。基底100包含一正面100F与一相对的背面100B。基底100内形成有多个感光元件110，例如一光电二极管(photodiode)。基底100内还包含多个隔离结构102，用以隔离感光元件110，避免噪声(noise)的产生。隔离结构102内可填入折射率不同于基底100的材料，因此隔离结构102不仅可用以隔离感光元件110，甚至可用来将入射光反射进入感光元件110，以更提升光电转换率。另外需注意的是，为清楚表示本优选实施例所提供的影像感测器像素结构10，图1中仅绘示出单一像素结构，但熟悉该项技术的人士应可根据图1的揭露轻易思及基底100内其他像素的结构组成。此外，在本发明的实施例中描述的像素结构可以依需要按照常规的视频图形阵列(video graphics array，VGA)、高分辨(high definition，HD)、全高分辨(full HD，FHD)、或四倍超高分辨(4k ultra high definition，4k UHD，或简称4k)方法布置成二维阵列，例如640×480阵列、1280×720阵列、1920×1080阵列、或3820×2160阵列，但不限于此。

如图1所示，基底100的正面100F上，可依需求设置至少一金属氧化物半导体(metal-oxide-semiconductor，以下简称为MOS)晶体管元件104以及一MOS电容106，但熟悉该项技术的人士应知基底100的正面100F上所包含的组成元件并不限于此。举例来说，基底100的正面100F上也可包含一n井电容。基底100的正面100F上，还设置有一内层介电层(interlayer dielectric，以下简称为ILD)层120，以及多个设置于ILD层120内，用以实体以及电连接MOS晶体管104、MOS电容106以及感光元件110的接触插塞122。熟悉该项技术的人士应知，上述隔离结构102、感光元件110、MOS晶体管104、MOS电容106、ILD层120以及接触插塞122等组成元件可通 过半导体前段制作工艺(front-end-of-line，FEOL)完成，故在此不予赘述。

请仍然参阅图1。在基底100的正面100F上，还设置有一内连线结构(interconnection structure)130。内连线结构130包含多层的层间介电层以及层间金属介电层(inter-metal dielectric，IMD)等介电层132以及多层金属层134与介层插塞136。介电层132例如为氧化层，而金属层134与介层插塞136则例如由铝或铜所组成，但本发明并不以此为限。简单地说，内连线结构130的建构，通过进行形成各介电层132、在各介电层132内形成凹槽(未绘示)、在凹槽内填入金属材料如铝或铜等(未绘示)以形成金属层134与介层插塞136等步骤的循环制作工艺而形成的堆叠结构。

请仍然参阅图1。更重要的是，本优选实施例所提供的影像感测器像素结构10还包含有二个OS FET元件140C、140D、以及一电容150，设置于基底100的正面100F上，且设置于金属内连线结构130之内。如图1所示，OS FET元件140C、140D直接设置于感光元件110上，且与感光元件110重叠；而电容150直接设置该感光元件110与OS FET元件140C、140D上，且与感光元件110以及OS FET元件140C、140D重叠。另外，如图1所示，OS FET元件140C、140D形成于内连线结构130的同一介电层132内，但是上述OS FET元件140C、140D与电容150形成于内连线结构130的不同介电层132内。另外，在本优选实施例中，OS FET元件140C、140D虽是形成内连线结构130的金属层间介电(inter-metal dielectric，IMD)层132之内，但也可形成于ILD层120之内。

OS FET元件140C可包含一第一栅极结构142a、一第一源极电极144a、与一第一漏极电极146a，而OS FET元件140D可包含一第二栅极结构142b、一第二源极电极144b、与一第二漏极电极146b。在本优选实施例中，OS FET元件140C、140D可以是双重栅极(double gate)型态。因此，如图1所示，OS FET元件140C、140D的第一栅极结构142a与第二栅极结构142b分别包含一第一栅极电极1420、一第一栅极介电层1422、一氧化物半导体层1424、一第二栅极介电层1426、以及一第二栅极电极1428。在本优选实施例中，第一栅极结构142a与第二栅极结构142b的第一栅极电极1420、第一源极电极144a、第一漏极电极146a、第二源极电极144b以及第二漏极电极146b可与内连线结构130中的金属层134同时形成，并且包含与金属层134相同的材料。另外，第二栅极电极1428可包含与第一栅极电极1420相同的 材料。第一栅极介电层1422与第二栅极介电层1426可包含氧化硅、氮氧化硅、氧化铝、氮氧化铝、氧化铪、氧化镓等，但不限于此。在本优选实施例中，氧化物半导体层1424可包含氧化铟(indium oxide)、氧化锡(tin oxide)、氧化锌(zinc oxide)；二元金属氧化物(two-component metal oxide)的In-Zn类氧化物(In-Zn-based oxide)、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、In-Mg类氧化物、In-Ga类氧化物；三元金属氧化物(three-component metal oxide)的In-Ga-Zn类氧化物(In-Ga-Zn-based oxide，也称为IGZO)、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物；以及四元金属氧化物(four-component metal oxide)的In-Sn-Ga-Zn类氧化物(In-Sn-Ga-Zn-based oxide)、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、In-Hf-Al-Zn类氧化物等。此外，熟悉该项技术的人士应知，上述所指的各类氧化物，例如In-Ga-Zn类氧化物是指作为主要成分具有In、Ga和Zn的氧化物，对In、Ga、Zn的比率没有限制。除上述材料之外，氧化物半导体层1424优选可以包含一C轴配向结晶氧化物半导体(C axis aligned crystalline oxide semiconductor，即CAAC-OS)层。

除此之外，本优选实施例所提供的电容150包含一金属-绝缘层-金属(metal-insulator-metal，MIM)电容，但不限于此。然而，熟悉该项技术的人士应知，本优选实施例所提供的电容150也可需要包含一多层金属-绝缘层-金属(multi-level MIM)电容。另外，如图1所示，本优选实施例中，第一漏极电极146与第二源极电极144b可为一相同的金属层。而在本优选实施例的一变化型中，同时作为第一漏极电极146与第二源极电极144b的金属层还可直接作为电容150的一下电极。

上述内连线结构130、OS FET元件140C、140D、以及电容150等组成元件可通过半导体后段制作工艺(back-end-of-line，BEOL)完成，在此不予赘述。

请参阅图2，图2为本发明所提供的影像感测器像素结构10的另一优选 实施例的示意图。由于图2中仅有OS FET元件140C、140D与前述实施例不同，故相同组成结构不再赘述。在本优选实施例中，OS FET元件140C可包含一第一栅极结构142a、一第一源极电极144a、与一第一漏极电极146a，而OS FET元件140D可包含一第二栅极结构142b、一第二源极电极144b、与一第二漏极电极146b。如图2所示，OS FET元件140C、140D也是双重栅极型态的元件，因此第一栅极结构142a与第二栅极结构142b分别包含一第一栅极电极1420、一第一栅极介电层1422、一氧化物半导体层1424、一第二栅极介电层1426、一第二栅极电极1428。在本优选实施例中，第一栅极结构142a与第二栅极结构142b的第一栅极电极1420与第二栅极电极1428可与内连线结构130中的金属层134同时形成，并且包含与金属层134相同之材料。另外，第一栅极介电层1422、第二栅极介电层1426以及氧化物半导体层1424的材料可同前述优选实施例，故于此不再赘述。如图2所示，在本优选实施例中，第一漏极电极146a与第二源极电极144b由不同的金属层构成，并通过其他的金属层134与介层插塞136彼此电连接，且更电连接至电容150。

另外，请更参阅图3。图3为本发明所提供的影像感测器像素结构10的变化型的示意图。需注意的是，图3中仅绘示一OS FET元件140C的结构，但熟悉该项技术的人士应可根据图3的说明轻易了解另一OS FET元件140D的结构关系。如前所述，OS FET元件140C可包含一第一栅极结构142a、一第一源极电极144a、与一第一漏极电极146a。根据本变化型，OS FET元件140C为一单一栅极型态的结构。因此如图3所示，第一栅极结构142a包含一栅极电极1420、一栅极介电层1422与一氧化物半导体层1424。栅极电极1420可与内连线结构130中的金属层134同时形成，并且包含与金属层134相同的材料，但不限于此。栅极介电层1422与氧化物半导体层1424可分别包含上述材料，故于此不再赘述。而源极电极144a以及漏极电极146a也可包含与金属层134相同的材料，但不限于此。

另外值得注意的是，当本优选实施例所提供的影像感测器像素结构10为一BSI影像感测器像素结构10时，基底100可由背面100B薄化，且基底100的背面100B上可包含平坦层、抗反射层、彩色滤光阵列、微透镜等组成结构。由于上述组成元件为该领域中具通常知识者所熟知，故于此不再赘述，且未示于图中。是以，感光元件110可用以接收一穿过基底100的背面 100B的入射光。

此外，电容150可通过金属层134和/或介层插塞136电连接至OS FET元件140C、140D，而OS FET元件140C、140D则可通过金属层134、介层插塞136以及接触插塞122电连接至感光元件110。上述电连接关系将于后续详细说明，故此处先不予赘述。

请重新参阅图1与图2。根据本发明所提供的影像感测器像素结构和/或BSI影像感测器像素结构10，在基底100的正面100F提供二个与感光元件110以及电容150电连接的OS FET元件140C、140D。如图1与图2所示，由于这二个OS FET元件140C、140D重叠设置于感光元件110之上，而电容150重叠设置于这二个OS FET元件140C、140D之上，故感光元件110、OS FET元件140C、140D、电容150形成一堆叠结构，故OS FET元件140C、140D与电容150的设置并未增加一个像素结构所需的面积。换句话说，感光元件110、OS FET元件140C、140D、电容150形成的堆叠结构可维持影像感测器的集成度。

接下来请参阅图4，图4为本发明所提供的影像感测器像素结构10的电路图。此外，可同时参阅图1、图2与图4，以更了解本发明所提供的影像感测器像素结构10的电性关系。如前所述，本发明所提供的影像感测器像素结构10提供了设置于基底100内的感光元件110、设置于基底100正面100F且与感光元件110重叠的二个OS FET元件140C、140D、以及设置于基底100正面100F且与感光元件110和二个OS FET元件140C、140D重叠的电容150。更详细的说，前述二个OS FET元件140C、140D分别为一充电控制(charge control)OS FET元件140C与一放电控制(discharge control)OS FET元件140D。如图1、图2以及图4所示，充电控制OS FET元件140C电连接至感光元件110，放电控制OS FET元件140D电连接至充电控制OS FET元件140C，而电容150则电连接至充电控制OS FET元件140C与放电控制OS FET元件140D。

以下将更详细说明感光元件110、充电控制OS FET元件140C、放电控制OS FET元件140D、以及电容150的电连接关系。首先需知的是，如图1至图3所示，充电控制OS FET元件140C可包含一第一栅极结构142a、一第一源极电极144a、与一第一漏极电极146a，而OS FET元件140D可包含一第二栅极结构142b、一第二源极电极144b、与一第二漏极电极146b。如 前所述，充电控制OS FET元件140C与放电控制OS FET元件140D可以是单一栅极型态的元件或双重栅极型态的元件，因此第一栅极结构142a与第二栅极结构142b的组成型态可参考图1至图3所示，于此不再赘述。如图4所示，根据本发明的一实施例，充电控制OS FET元件140C的第一源极电极144a电连接至感光元件110，而其第一漏极电极146a则电连接至放电控制OS FET元件140D的第二源极电极144b与电容150。由此可知，电容150与放电控制OS FET元件140D并联，且并联的电容150与放电控制OS FET元件140D更与充电控制OS FET元件140C与感光元件110串联，如图4所示。

另外，本优选实施例所提供的影像感测器像素结构10，还可包含至少一感测电路(sense circuit)和/或一模拟数字转换电路(Analog-to-digital converter circuit，以下简称为ADC circuit)160，电连接至充电控制OS FET元件140C与放电控制OS FET元件140D。

请继续参阅图4。根据本优选实施例所提供的影像感测器像素结构10，当放电控制OS FET元件140D开启时，可将电容150内的电荷清除；而当充电控制OS FET元件140C开启时，可将得自于感光元件110的电荷储存于电容150中，并由感测电路和/或ADC电路160进行读取。此外，这些电荷即使在充电控制OS FET元件140C关闭时，仍可有效储存于电容150之中。由于OS FET元件140C、140D可避免短通道效应，故其具有极低的漏电流，因此OS FET元件140C、140D的使用可有效降低影像感测器和/或BSI影像感测器的功率消耗。更重要的是，由于电荷可储存于电容150中，以及OS FET元件140C、140D具有极低漏电流等特性，本优选实施例所提供的影像感测器像素结构10可省却高速存储器(high speed memory)以及补偿模拟数字转换(compensation ADC)电路的设置，故可更加简化影像感测器像素结构10的制作工艺与产品设计。

另外值得注意的是，本优选实施例所提供的影像感测器像素结构10并不仅使用于BSI影像感测器，上述电路结构也可用于正照式(front side illumination，以下简称为FSI)影像感测器。因此，感光元件110可用以接收一穿过基底100的正面100F或背面100B的入射光。

接下来请参阅图5，图5为本发明另一优选实施例所提供的一影像感测器像素结构的电路图。根据本优选实施例，与感光元件110电连接的OS FET 元件140C、140D以及电容150甚或感测电路和/或ADC电路160可视为一工作模块(working module)12，而每一感光元件110所对应的工作模块12的数目可依需要并联增加，以更提升影像感测器的电性表现，如图5所示。

综上所述，本发明所提供的影像感测器和/或BSI影像感测器像素结构可通过OS FET元件(包含充电控制OS FET元件与放电控制OS FET元件)的设置，在不占用有限而珍贵的芯片面积的前提下，有效降低影像感测器和/或BSI影像感测器的功率消耗。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。