影像感测器的制作方法

本发明涉及一种半导体影像感测元件，且特别是涉及一种具有基底内反射凹穴(in-substrate reflective cavity)结构的正面照射(FSI)型CMOS影像感测器(CIS)及其制作方法。

背景技术：

互补式金属氧化半导体(CMOS)影像感测器已被广泛地应用于如安全监控、数字相机、玩具、手机、影像电话等影像产品中。随着智能型手机和平板电脑趋于薄型化、轻盈化和精致复杂化，CMOS影像感测器需要不断地缩小尺寸和提高分辨率。

一般来说，CMOS影像感测器包括由许多像素排列而成的像素阵列，各像素通常具有一光二极管(photodiode)，其制作于一半导体基底内，可将入射光转换成电流信号。由于CMOS影像感测器尺寸不断地缩小，像素彼此之间的间距也随之缩小。如此一来，入射于影像感测器中的光会在像素之间产生严重的光散射噪声(optical scattering noise)，造成量子效率(Q.E.)与光敏度降低，且像素之间的光学干扰(optical crosstalk)变得更严重。上述光学干扰使得影像感测器的空间分辨率(spatial resolution)与整体灵敏度(overall sensitivity)难以提升，且会产生混色效应(color mixing)，进而导致影像噪声(image noise)。

由此可知，目前该技术领域仍需要一种改良的CMOS影像感测器结构，能够解决上述现有技术的不足与缺点，尤其是改善像素之间的光学干扰，并提升量子效率。

技术实现要素：

本发明的目的在于提供一种正面照射型CMOS影像感测器及其制作方法，能避免像素间的光学干扰现象，并提升影像感测器的灵敏度与量子效率。

为达上述目的，根据本发明一优选实施例，提供一种影像感测器，包括 一基底，包括一像素阵列区；多个隔离结构，位于该基底中，在该像素阵列区中区隔出多个像素区；一光感测区，位于各该像素区内的该基底中；以及一反射凹穴结构，位于各该像素区内的该基底中，该反射凹穴结构由各该隔离结构的底部一较浅处，连续的延伸至各该像素区中间一较深处，使在各该像素区内构成一碟状轮廓，其中该反射凹穴结构的折射率小于该基底的折射率。

根据本发明另一优选实施例，提供一种影像感测器，包括一基底，包括一像素阵列区；一反射层结构，位于各该像素区内的该基底中的一预定深度；多个隔离结构，位于该基底中，与该反射层结构于该像素阵列区中隔离出多个像素区，其中该反射层结构的折射率小于该基底的折射率；以及一光感测区，位于各该像素区内的该基底中。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1至图7为本发明一实施例所绘示的CMOS影像感测器制作流程的剖面示意图；

图8至图14为本发明另一实施例所绘示的CMOS影像感测器制作流程的剖面示意图。

符号说明

100 基底

102 像素阵列区

102a 像素区

104 周边电路区

110 沟槽

112 隔离结构

120 图案化掩模层

122 氧化硅层

124 氮化硅层

130 图案化光致抗蚀剂层

140 离子注入制作工艺

142 掺杂区

144 反射凹穴结构

145 反射层结构

150 光感测区

152 第一导电型掺杂区

154 第二导电型掺杂区

160、260 栅极结构

162 浮置漏极区

170 接触蚀刻终止层

180 内连线结构

181、183、185、187 介电层

189 钝化层

190 彩色滤光层

192 微透镜

210 第一沟槽

212 隔离结构

262 源极区

264 漏极区

310 第二沟槽

312 隔离结构

M₁、V₁、M₂、V₂、M₃ 导体层

d 深度

t 厚度

n₁、n₂ 折射率

具体实施方式

请参阅图1至图7，其为依据本发明一实施例所绘示的CMOS影像感测器制作流程的剖面示意图。如图1所示，首先，提供一基底100，包括一像素阵列区102与一周边电路区104。根据本发明实施例，基底100可以是硅基底，折射率n₁约为4.5，但不限于此。

接着，在基底100上形成一图案化掩模层120，再以图案化掩模层120 为蚀刻掩模对基底100进行蚀刻，在基底100中形成多个沟槽110。图案化掩模层120可为单层或多层结构，例如，图案化掩模层120可以包括氧化硅层122与氮化硅层124，但不限于此。

如图2所示，在沟槽110内形成多个隔离结构112，区隔出各个像素区102a，例如，红色(R)像素、绿色(G)像素、蓝色(B)像素。例如，先在基底100上形成高密度等离子体(high density plasma,HDP)氧化物层，再以图案化掩模层120的表面为研磨终止层以对HDP氧化物层进行平坦化制作工艺，但本发明不限于此。在本实施例中，形成多个隔离结构112之后，还包括至少移除图案化掩模层120中的氮化硅层124。

如图3所示，接着于基底100上形成一图案化光致抗蚀剂层130，使图案化光致抗蚀剂层130遮盖住周边电路区104，仅显露出像素阵列区102。然后，进行一离子注入制作工艺140，在像素阵列区102的基底100内形成一具有预定掺杂轮廓的掺杂区142。然后，再将图案化光致抗蚀剂层130去除。

进行离子注入制作工艺140时，氧化硅层122可以当作一离子注入筛层(screen layer)，减少对基底100的破坏。离子注入制作工艺140可以是氧离子注入制作工艺，掺杂区142可以是氧离子掺杂区，但不限于此。在其它实施例中，也可以掺杂其它掺质，例如，氮。在其它实施例中，也可以掺杂两种或两种以上的掺质，例如，氧以及氮。

由于像素阵列区102内具有隔离结构112，离子注入制作工艺140中的氧离子会自动注入到不同的深度，形成上述预定的掺杂轮廓。例如，掺杂区142可以是由隔离结构112接近其底部的较浅处，连续的延伸至各像素区102a中间较深处，在各个像素区102a内构成一类似碟状或碗状的掺杂轮廓。根据本发明实施例，掺杂区142延伸至各像素区102a中间较深处的深度d大于或等于6000埃。

如图4所示，在进行离子注入制作工艺140之后，随后进行一退火(anneal)制作工艺，例如，在850℃以上的高温环境，使得高密度等离子体氧化物更加致密，同时使掺杂区142内的掺质与硅反应，使原来的掺杂区142转换成一反射凹穴结构144，其厚度t可以介于20～1000埃。同样的，反射凹穴结构144是由隔离结构112底部较浅处，连续的延伸至各像素区102a中间较深处，在各个像素区102a内构成一类似碟状或碗状的轮廓。接着，将氧化 硅层122去除。根据本发明实施例，反射凹穴结构144可以接触到隔离结构112底部，但不限于此。在其它实施例中，反射凹穴结构144可以不接触到隔离结构112底部。

根据本发明实施例，反射凹穴结构144是由二氧化硅所构成，其折射率n₂约为1.5。因此，反射凹穴结构144的折射率会小于其周围的基底100的折射率，且与基底100之间具有较大的折射率差异。在其它实施例中，反射凹穴结构144可以是由其它材质所构成，例如，氮氧化硅、氮化硅等。

如图5所示，接着，在各个像素区102a与周边区104的基底100上分别形成栅极结构160、260。然后，在栅极结构160两侧的基底100中形成光感测区150与浮置漏极区162，以及于栅极结构260两侧的基底100中形成源极区262与漏极区264。栅极结构160、260可以包括一介电层与一导体层，其中介电层可以是氧化硅，导体层可以是单晶硅、未掺杂多晶硅、掺杂多晶硅、非晶硅、金属硅化物或其组合。栅极结构160、260的侧壁上可以形成有间隙壁，例如是氧化硅或氮化硅或两者的组合。

光感测区150可以是一光二极管，包括第一导电型掺杂区152与第二导电型掺杂区154，其中第一导电型与第二导电型为相反导电型。以基底100为p型为例，第一导电型掺杂区152例如是n型掺杂区，第二导电型掺杂区154例如是p型掺杂区，浮置漏极区162以及源极区262与漏极区264例如是n型掺杂区，反之亦然。其中，第一导电型掺杂区152例如是浅掺杂区，第二导电型掺杂区154、浮置漏极区162、源极区262与漏极区264例如是重掺杂区。

根据本发明实施例，接着可以于基底100上顺应的形成一接触蚀刻终止层(contact etching stop layer,CESL)170，但本发明不以此为限。接触窗蚀刻终止层170的材料可以包括氮化硅。

如图6所示，随后在像素阵列区102与周边区104的基底100上形成一内连线结构180，例如，至少一介电层与至少一导体层。介电层可以包含二氧化硅，但不限于此。导体层可以包含铝、铜，但不限于此。根据本发明实施例，内连线结构180可以包含介电层181、183、185、187。根据本发明实施例，内连线结构180可以包含导体层M₁、V₁、M₂、V₂、M₃，其中导体层M₁、M₂、M₃可以是线路层，导体层V₁可以是电连接导体层M₁、M₂的介层插塞，导体层V₂可以是电连接导体层M₂、M₃的介层插塞。据本发明实施例， 像素阵列区102内的导体层M₁、V₁、M₂、V₂、M₃可以位于隔离结构112的正上方，可以降低入射光线的散射。

如图7所示，接下来，在介电层187上形成一钝化层(passivation layer)189，再形成一彩色滤光(color filter)层190。根据本发明实施例，彩色滤光层190可以覆盖像素阵列区102与周边区104上。彩色滤光层190的制作为现有技术，因此不多赘述。接着，在像素阵列区102内的彩色滤光层190上形成微透镜(micro lens)192。

由于反射凹穴结构144与基底100之间具有较大的折射率差异，故进入到基底100的入射光线Li会在反射凹穴结构144与基底100之间的介面发生全反射，反射光线会被导引回光感测区150，如此增加量子效率。此外，反射凹穴结构144可用于隔离其它像素产生的噪声，降低像素之间的光干涉，进而提升像素的灵敏度。

请参阅图8至图14，其为依据本发明另一实施例所绘示的CMOS影像感测器制作流程的剖面示意图，其中相同的区域、元件、层仍沿用相同的符号来表示。

如图8所示，同样提供一基底100，包括一像素阵列区102与一周边电路区104。根据本发明实施例，基底100可以是硅基底，折射率n₁约为4.5，但不限于此。接着于基底100上形成一图案化光致抗蚀剂层130，使图案化光致抗蚀剂层130遮盖住周边电路区104，仅显露出像素阵列区102。然后，进行一离子注入制作工艺140，在像素阵列区102的基底100内形成一具有预定深度的掺杂区142。然后，再将图案化光致抗蚀剂层130去除。

根据本发明实施例，离子注入制作工艺140可以是氧离子注入制作工艺，掺杂区142可以是氧离子掺杂区，但不限于此。在其它实施例中，也可以掺杂其它掺质，例如，氮。在其它实施例中，也可以掺杂两种或两种以上的掺质，例如，氧以及氮。

根据本发明实施例，掺杂区142可以是连续的延伸并涵盖整个像素阵列区102。根据本发明实施例，掺杂区142在基底100内具有约略相同的深度d，其中深度d大于或等于6000埃。

如图9所示，在进行离子注入制作工艺140之后，随后进行一退火制作工艺，例如，在850℃以上的高温环境，使掺杂区142内的掺质与硅反应，使原来的掺杂区142转换成一反射层结构145，其厚度t可以介于20～1000 埃。根据本发明实施例，反射层结构145是由二氧化硅所构成，其折射率n₂约为1.5。因此，反射层结构145的折射率会小于其周围的基底100的折射率，且与基底100之间具有较大的折射率差异。在其它实施例中，反射层结构145可以是由其它材质所构成，例如，氮氧化硅、氮化硅等。

如图10所示，在基底100上形成一图案化掩模层120，再以图案化掩模层120为蚀刻掩模对基底100进行蚀刻，在周边电路区104内的基底100中形成多个第一沟槽210，在像素阵列区102内的基底100中形成多个第二沟槽310。根据本发明实施例，第二沟槽310的深度深于第一沟槽210的深度，但不限于此。在其它实施中，第二沟槽310的深度与第一沟槽210的深度也可以相同。图案化掩模层120可为单层或多层结构，例如，图案化掩模层120可以包括氧化硅层122与氮化硅层124，但不限于此。

在基底100内形成两种不同深度的沟槽乃周知技术，故其细节不再赘述。例如，在形成第二沟槽310时，可以以一光致抗蚀剂图案(图未示)覆盖住周边电路区104，然后以蚀刻制作工艺蚀刻未被图案化掩模层120覆盖的基底100，直到反射层结构145被显露出来。根据本发明实施例，反射层结构145可以做为一蚀刻停止层。

如图11所示，在沟槽210、310内形成多个隔离结构212、312，其中隔离结构312可以衔接反射层结构145，在像素阵列区102内隔离出各个像素区102a，例如，红色(R)像素、绿色(G)像素、蓝色(B)像素。例如，先于基底100上形成高密度等离子体(high density plasma,HDP)氧化物层，再以图案化掩模层120的表面为研磨终止层以对HDP氧化物层进行平坦化制作工艺，但本发明不限于此。在本实施例中，形成隔离结构212、312后，可以移除图案化掩模层120。

如图12所示，接着，在各个像素区102a与周边区104的基底100上分别形成栅极结构160、260。然后，在栅极结构160两侧的基底100中形成光感测区150与浮置漏极区162，以及于栅极结构260两侧的基底100中形成源极区262与漏极区264。栅极结构160、260可以包括一介电层与一导体层，其中介电层可以是氧化硅，导体层可以是单晶硅、未掺杂多晶硅、掺杂多晶硅、非晶硅、金属硅化物或其组合。栅极结构160、260的侧壁上可以形成有间隙壁，例如是氧化硅或氮化硅或两者的组合。

光感测区150可以是一光二极管，包括第一导电型掺杂区152与第二导 电型掺杂区154，其中第一导电型与第二导电型为相反导电型。以基底100为p型为例，第一导电型掺杂区152例如是n型掺杂区，第二导电型掺杂区154例如是p型掺杂区，浮置漏极区162以及源极区262与漏极区264例如是n型掺杂区，反之也然。其中，第一导电型掺杂区152例如是浅掺杂区，第二导电型掺杂区154、浮置漏极区162、源极区262与漏极区264例如是重掺杂区。

根据本发明实施例，接着可以于基底100上顺应的形成一接触蚀刻终止层(CESL)170，但本发明不以此为限。接触窗蚀刻终止层170的材料可以包括氮化硅。

如图13所示，随后于像素阵列区102与周边区104的基底100上形成一内连线结构180，例如，至少一介电层与至少一导体层。介电层可以包含二氧化硅，但不限于此。导体层可以包含铝、铜，但不限于此。根据本发明实施例，内连线结构180可以包含介电层181、183、185、187。根据本发明实施例，内连线结构180可以包含导体层M₁、V₁、M₂、V₂、M₃，其中导体层M₁、M₂、M₃可以是线路层，导体层V₁可以是电连接导体层M₁、M₂的介层插塞，导体层V₂可以是电连接导体层M₂、M₃的介层插塞。据本发明实施例，像素阵列区102内的导体层M₁、V₁、M₂、V₂、M₃可以位于隔离结构312的正上方，可以降低入射光线的散射。

如图14所示，接下来，在介电187上形成一钝化层189，再形成一彩色滤光层190。根据本发明实施例，彩色滤光层190可以覆盖像素阵列区102与周边区104上。彩色滤光层190的制作为周知技术，因此不多赘述。接着，在像素阵列区102内的彩色滤光层190上形成微透镜192。

由于反射层结构145、隔离结构312与基底100之间具有较大的折射率差异，故进入到基底100的入射光线Li会在隔离结构312与基底100之间、反射层结构145与基底100之间的介面发生全反射，反射光线会被导引回光感测区150，如此增加量子效率。此外，反射层结构145可用于隔离其它像素产生的噪声，降低像素之间的光干涉，进而提升像素的灵敏度。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。