一种腔室纯净度的监测方法与流程

本发明涉及半导体技术领域，具体而言涉及一种腔室纯净度的监测方法。

背景技术：

外延硅锗(e-SiGe)广泛应用于先进CMOS技术来向沟道区域施加压应力，以使PMOS器件的性能得到明显改善。但是外延硅锗工艺具有许多挑战，比如集成、缺陷控制、选择性等。其中一个大的挑战是外延硅锗工艺对诸如C、O、N、Cl等的杂质非常敏感，不仅对来料晶圆的清洗和工艺反应材料(比如气体)的要求很高，而且对腔室环境的纯净度要求也很高。任何踪迹的杂质都可能导致外延生长失败或生长的薄膜质量下降。

目前的腔室纯净度监测方法，不能有效地发现可能存在或出现的杂质，因此，有必要提出一种新的腔室纯净度的监测方法。

技术实现要素：

针对现有技术的不足，本发明提出一种腔室纯净度的监测方法，可以捕捉任何可能将杂质源引入到工艺腔室的工艺偏差。

本发明提供一种腔室纯净度的监测方法，用于检测外延工艺腔室是否存在杂质源，所述方法包括：步骤S101：提供半导体衬底；步骤S102：对所述半导体衬底执行烘焙工艺；步骤S103：在所述半导体衬底上形成外延薄膜；步骤S104：重复执行所述步骤S102和步骤S103以在所述半导体衬底上形成两层以上的外延薄膜；步骤S105：对所述形成有两层以上的外延薄膜的半导体衬底进行杂质元素分析。

进一步地，所述步骤S102在所示步骤S103之前执行。

进一步地，所述步骤S102在950～1100℃温度下进行。

进一步地，所述步骤S103在500～750℃温度下进行。

进一步地，在所述步骤S105对所述形成有两层以上的外延薄膜的半导体衬底进行杂质元素分析，以分析所述半导体衬底中是否存在C、O、N、Cl和F中的一种或多种杂质。

进一步地，在所述半导体衬底上形成由两层外延薄膜。

进一步地，所述两层外延薄膜为外延硅薄膜和外延硅锗薄膜。

进一步地，所述半导体衬底为P型半导体、N型半导体或本征半导体。

本发明提供的腔室纯净度的监测方法，在无图形晶圆上形成两层以上的外延薄膜，通过执行多次形成不同外延薄膜的外延工艺，增加了在外延工艺中引入杂质的概率或可能性，而通过对每层外延薄膜的分析便可获得杂质由何处引入，因而本发明腔室纯净度的监测方法可以，尽可能地捕捉任何可能将杂质源引入到工艺腔室的硬件或材料偏移，从而便于后续排除该杂质来源，提高外延工艺的成功率和外延薄膜的质量。

进一步，由于在在无图形晶圆上形成两层以上的外延薄膜，因而便于确定是在形成哪层外延薄膜时引入杂质，进而针对性解决问题。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出根据本发明一实施例的腔室纯净度的监测方法的一种流程图；

图2A～图2C示出了根据本发明一实施例的腔室纯净度的监测方法的相关步骤形成的器件的结构的剖视图；

图3A至图3E示出根据本发明一实施例的腔室纯净度的监测方法进行二次离子质谱(SIMS)分析的结果图示。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明 可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、 整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了监测工艺腔室的纯净度，捕捉任何可能将杂质源引入到工艺腔室的工艺偏差，比如工艺反应设备出现状况(如温度的漂移，反应腔副产物沉积的累加…),或者材料本身(如反应气体，反应前驱物…)受到污染或不达标，本发明提供了一种腔室纯净度的监测方法，如图1所示，该方法包括：步骤S101：提供半导体衬底；步骤S102：对所述半导体衬底执行烘焙工艺；步骤S103：在所述半导体衬底上形成外延薄膜；步骤S104：重复执行所述步骤S102和步骤S103以在所述半导体衬底上形成两层以上的外延薄膜；步骤S105：对所述形成有两层以上的外延薄膜的半导体衬底进行杂质元素分析。

本发明提供的腔室纯净度的监测方法，通过在无图形晶圆上形成两层以上的外延薄膜，通过执行多次形成不同外延薄膜的外延工艺，使得在该多次外延工艺中最大可能发生潜在的杂质引入，以得尽可能地捕捉任何可能将杂质源引入到工艺腔室的硬件或材料偏移，从而便于后续排除该杂质来源，提高外延工艺的成功率和外延薄膜的质量。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，参照图1以及图2A至图2C具体描述本发明的一个实施例的一种腔室纯净度的监测方法。其中，图1示出根据本发明一实施例的腔室纯净度的监测方法的一种流程图；图2A～图2C示出根据本发明一实施例的腔室纯净度的监测方法的相关步骤形成的器件的结构的剖视图。

本实施例的腔室纯净度的监测方法，包括如下步骤：

步骤S101：提供半导体衬底。

如图2A所示，提供半导体衬底200。半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。

进一步地，在本实施中，半导体衬底200为无图形晶圆(blanket wafer)，即在其上未形成其它器件层或功能层。半导体衬底200可以是P型半导体、N型半导体或本征半导体。

步骤S102：对所述半导体衬底200执行烘焙工艺。

在本实施中，烘焙工艺原位(in-situ)进行，即在外延工艺腔室中，使用氢气(H2)作为载气，在温度为950～1100℃，腔室压力为5～100tor的工艺条件下执行。通过执行烘焙工艺加热所述半导体衬底200以利于后续外延工艺的进行。

步骤S103：在所述半导体衬底上形成外延薄膜。

如图2C所示，在半导体衬底200上形成第一层外延薄膜201。在本实施例中，外延薄膜201在中温或低温下生长，比如在500～750℃下进行外延工艺来形成外延薄膜201。示例性地，外延薄膜201为硅膜，其使用SiH4、H2和HCl等气体作为工艺气体来生长外延薄膜201，外延薄膜201的厚度为50～100nm。

步骤S104：重复执行所述步骤S102和步骤S103以在所述半导体衬底上形成两层以上的外延薄膜。

示例性，在本实施中，通过重复执行所述步骤S102和步骤S103在半导体衬底200上形成两层外延薄膜，第一层外延薄膜201为外延硅薄膜，第二层外延薄膜202如图2C所示，示例性地为外延硅锗薄膜，其使用DCS(二氯硅烷)、SiH₄(硅烷)、B₂H₆(硼烷)、H₂(氢气)和HCl(氯化氢)等气体作为工艺气体来原位生长外延薄膜202，外延薄膜202的厚度为50～100nm。

步骤S105：对所述形成有两层以上的外延薄膜的半导体衬底进行杂质元素分析。

示例性地，在本实施例中对所述形成有两层以上的外延薄膜的半导体衬底200进行杂质元素分析，以分析所述半导体衬底200中是否存在C、O、N、Cl和F中的一种或多种杂质。

示例性，在本实施例中通过二次离子质谱仪(SIMS)对所述半导体衬底200进行杂质元素分析，以分析所述半导体衬底200中是否存在C、O、N、Cl和F中的一种或多种杂质。

至此完成了本实施腔室纯净度的监测方法的所有步骤，可以理解的是，在上述步骤之前、之中或之后还可以包括其它步骤。

本实施例的腔室纯净度的监测方法，在无图形晶圆上形成两层以上的外延薄膜，通过执行多次形成不同外延薄膜的外延工艺，增加了在外延工艺中引入杂质的概率或可能性，而通过对每层外延薄膜的分析便可获得杂质由何处引入，因而本实施例腔室纯净度的监测方法可以尽可能地捕捉任何可能将杂质源引入到工艺腔室的硬件或材料偏移，从而便于后续排除该杂质来源，提高外延工艺的成功率和外延薄膜的质量。

进一步，在本实施例的腔室纯净度的监测方法中，对于每层外延薄膜的形成，均是先执行高温烘焙，然后再中低温下进行外延外生长，这与现有技术中高温烘焙和高温生长相比，更利于反映腔室的纯净度， 即利于发现可能引入的杂质。

进一步，由于在在无图形晶圆上形成两层以上的外延薄膜，因而便于确定是在形成哪层外延薄膜时引入杂质，进而针对性解决问题。比如通过检测发现第一层外延薄膜201没有杂质，因而确定SiH₄、H2和HCl等没有问题，而发现第二层外延薄膜202有杂质，因而可以有针对性的认为DCS/GeH4/B2H6这三种气体可能有问题(因为HCl/H2是共通的)，进而针对性解决问题。

图3A至图3E示出根据本发明一实施例的腔室纯净度的监测方法进行二次离子质谱(SIMS)分析的结果图示，其中图3A检测C元素的图示、图3B是检测N元素的图示，图3C是检测O元素的图示，图3D是检测F元素的图示，图3E是检测Cl元素的图示，图中虚线圆圈框起的部分表示有杂质元素的存在，即在该实施例中，存在N、O、Cl杂质，由图3A至图3E可知通过本实施例的腔室纯净度的监测方法很容易发现可能存在的杂质，即使用本实施例的腔室纯净度的监测方法后，杂质很容易显现。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。