用于芯轴和间隔件图案化的方法和结构与流程

本发明的实施例涉及集成电路器件，更具体地，涉及用于芯轴和间隔件图案化的方法和结构。

背景技术：

随着集成电路(IC)技术不断地进入更小的技术节点，诸如32nm和以下的技术节点，由于传统的光学光刻技术的分辨率的限制，简单按比例缩小类似的更大的节点处使用的设计往往导致不精确或形状差的器件特点。不精确或形状差的器件特点的实例包括圆化、收聚、颈缩、桥接、凹陷、侵蚀、金属线厚度的变化和影响器件性能的其它特性。提高晶圆上的图像印刷质量的一个方法是使用IC布局设计中的限制性设计规则(RDR)。根据RDR的示例性IC布局包括在相同方向上延伸和间隔开图案间距的平行线图案。设计线宽度和图案间距以通过利用建设性的光干涉提高图案印刷质量。

然而，在大规模的IC中，并不是所有的图案都是根据相同的设计规则设计的。例如，IC可以包括逻辑电路和嵌入式静态随机存取存储器(SRAM)单元。SRAM单元可以使用较小的间距用于面积的减小，而逻辑电路可以使用较大的间距。对于另一个实例，IC可以包括多个现成的宏，每个宏都已经根据自身的RDR组布置。在这些IC中，可以使用多个布局块。每个布局块都是根据RDR组设计，并且不同的布局块可以使用不同的RDR。在任何两个布局块之间提供间隔以适应诸如线端圆化的印刷不精确以及满足用于IC制造的某些间隔要求。当期望更大的器件集成时，这个间隔变成了问题。

技术实现要素：

本发明的实施例提供了一种方法，包括：接收集成电路(IC)设计布局，其中，所述IC设计布局包括第一布局块和第二布局块，所述第一布局块包括在第一方向上纵向定向的第一线图案，所述第二布局块包括在所述第一方向上纵向定向的第二线图案，并且所述第一布局块和所述第二布局块分隔开第一间隔；向所述第一间隔添加伪图案，其中，所述伪图案连接所述第一线图案和所述第二线图案；以及输出计算机可读格式的芯轴图案布局和切割图案布局，其中，所述芯轴图案布局包括所述第一线图案和所述第二线图案以及所述伪图案，并且其中，所述切割图案布局包括对应于所述第一间隔的图案。

本发明的另一实施例提供了一种方法，包括：接收集成电路(IC)设计布局，其中，所述IC设计布局包括第一布局块和第二布局块，所述第一布局块包括在第一方向上纵向定向并且沿着与所述第一方向正交的第二方向彼此间隔开第一间距的多个第一线图案，所述第二布局块包括在所述第一方向上纵向定向并且沿着所述第二方向彼此间隔开第二间距的多个第二线图案，并且所述第一布局块和所述第二布局块分隔开第一间隔；向所述第一间隔添加伪图案，其中，所述伪图案连接所述多个第一线图案的一个和所述多个第二线图案的一个；以及输出计算机可读格式的芯轴图案布局和切割图案布局，其中，所述芯轴图案布局包括所述多个第一线图案和所述多个第二线图案以及所述伪图案，并且其中，所述切割图案布局包括对应于所述第一间隔的图案。

本发明的又一实施例提供了一种半导体器件，包括：第一鳍，位于衬底上，其中，所述第一鳍提供用于第一场效应晶体管(FET)的源极、漏极和沟道区域；第二鳍，位于所述衬底上，其中，所述第二鳍提供用于第二FET的源极、漏极和沟道区域；第一鳍残端，位于所述衬底上，其中，所述第一鳍残端连接所述第一鳍的底部和所述第二鳍的底部；以及隔离部件，位于所述第一鳍残端上方以及所述第一鳍和所述第二鳍之间，其中，从顶视图观察：所述第一鳍和所述第二鳍在第一方向上纵向定向，以及所述第一鳍残端在不同于所述第一方向的第二方向上纵向定向。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是集成电路(IC)制造系统和相关的IC制造流程的实施例的简化框图。

图2是根据本发明的各个方面的图1所示的掩模室的更详细的框图。

图3示出了根据本发明的各个方面的制造IC的方法的高层次的流程图。

图4和图5示出了根据一些实施例的具有两个布局块的IC。

图6A、图6B、图6C、图6D和图6E示出了根据实施例的根据图3所示的方法改进的IC设计布局。

图7示出了根据本发明的各个方面的图案化衬底的方法的流程图。

图8、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B和图14C示出了根据一些实施例的图7中的方法的各个制造步骤中的IC的顶视图和/或截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”和类似的空间相对术语，以描述如图所示一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

图1是IC制造系统100和与IC制造系统100相关的IC制造流程的实施例的简化框图，这将受益于所提供主题的各个方面。IC制造系统100包括诸如设计室120、掩模室140和IC制造商160(即，代工厂)的多个实体，这些实体在设计、开发和制造周期和/或与制造IC器件162相关的服务中彼此互动。多个实体通过通信网络连接，通信网络可以是诸如内部网和互联网的单网络或各个不同的网络，并且可以包括有线和/或无线通信信道。每个实体可以与其它实体互动并且可以给其他实体提供服务和/或从其它实体接收服务。设计室120、掩模室140和IC制造商160的一个或多个可以被单个较大的公司拥有，并且甚至可以在共有的设施中共存和使用共有的资源。

设计室(或设计团队)120生成IC设计布局102。IC设计布局102包括为IC器件162设计的各个几何图案。图4中示出了示例性的IC设计布局102，设计布局102包括由间隔108分隔开的布局块104和布局块106。布局块104和布局块106分别包括根据一些RDR设计的多个图案110和图案112。具体地，图案110和图案112是沿着X方向纵向定向的线图案，线图案110均具有线宽度W₁并且线图案110由沿着与X方向正交的Y方向的边缘至边缘的间距P₁间隔开。线图案112均具有线宽度W₂并且线图案112由沿着Y方向的边缘至边缘的间距P₂间隔开。IC设计布局102中的诸如线图案110和线图案112的各个几何图案可以对应于构成制造的IC器件162的各个组件的金属、氧化物或半导体层的图案。各个组件可以包括有源区域、栅电极、层间互连的金属线或通孔、和在半导体衬底(诸如硅晶圆)中形成的用于接合焊盘的开口以及设置在半导体衬底上的各个材料层。在实施例中，线图案110和线图案112是用于提高图案密度的芯轴间隔件双重图案化工艺中使用的芯轴图案，之后将进行更详细的描述。设计室120实施适当的设计程序以形成IC设计布局102。设计程序可以包括逻辑设计、物理设计和/或布局和路由。IC设计布局102呈现在具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局102可以用GDSII文件格式、DFII文件格式或其他合适的计算机可读数据格式表示。

掩模室140使用IC设计布局102以制造一个或多个掩模，掩模用于制造IC器件162的各个层。掩模室140实施掩模数据准备132、掩模制造134和其它合适的任务。掩模数据准备132将IC设计布局102转换成可以由掩模制造机物理写入的形式。之后，掩模制造134制造用于图案化衬底(例如，晶圆)的多个掩模。在本实施例中，掩模数据准备132和掩模制造134作为单独的要素示出。然而，掩模数据准备132和掩模制造134可以统称为掩模数据准备。

在本实施例中，掩模数据准备132包括伪芯轴插入操作，伪芯轴插入操作在间隔108(图4)中插入伪线图案以提高图案密度和减小间隔108需要的面积。这将在以下进行详细的描述。进一步在本实施例中，掩模数据准备132准备了用于间隔件双重图案化工艺的芯轴图案布局和切割图案布局。芯轴图案布局限定了第一次曝光的芯轴图案，以及切割图案布局限定了第二次曝光的切割图案。切割图案去除了芯轴图案、衍生图案或两者的不期望的部分。最终图案包括芯轴图案加上衍生图案而不是切割图案。

掩模数据准备132还可以包括光学邻近校正(OPC)，光学邻近校正使用光刻增强技术以弥补诸如可以由衍射、干涉或其它工艺效应产生的图像误差。掩模数据准备132还可以包括掩模规则检查器(MRC)，掩模规则检查器用一组掩模创建规则检查IC设计布局，以确保足够的边缘、以考虑用于半导体制造工艺中的变异性等，掩模创建规则可以包含某些几何和连接限制。掩模数据准备132还可以包括模拟将由IC制造商160实施以制造IC器件162的处理的光刻工艺检查(LPC)。处理参数可以包括与IC制造周期的各个工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其它方面。

应该理解，为了清楚的目的，上述掩模数据准备132已经简化，以及数据准备可以包括诸如逻辑运算(LOP)的额外特征以根据制造规则改进IC设计布局。此外，在数据准备132期间施加至IC设计布局102的工艺可以以各种不同的顺序执行。

在掩模数据准备132之后和掩模制造134期间，基于改进的IC设计布局制造掩模或掩模组。例如，电子束(e-beam)或多个电子束机制用于在基于改进的IC设计布局的(光掩模或中间掩模)掩模上形成图案。可以在诸如透射掩模或反射掩模的各种技术中形成掩模。在实施例中，使用二元技术形成掩模，其中，掩模图案包括不透明区域和透明区域。诸如紫外线(UV)光束的辐射光束用于暴露涂布在晶圆上的图像敏感材料层(例如，光刻胶)，辐射光束由不透明区域阻挡并且通过透明区域传送。在一个实例中，二元掩模包括透明衬底(例如，熔融石英)和涂布在掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模。在相移掩模(PSM)中，在掩模上形成的图案中的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减PSM或交替PSM。

诸如半导体代工厂的IC制造商160使用通过掩模室140制造的掩模以制造IC器件162。IC制造商160是可以包括用于制造各种不同的IC产品的无数生产设备的IC制造企业。例如，可以存在用于多个IC产品的前段制造(即，前段制程(FEOL)制造)的生产设备，而第二生产设备可以提供用于IC产品的互连和封装的后段制造(即，后段制程(BEOL)制造)，以及第三生产设备可以提供用于铸造业务的其它服务。在本实施例中，使用掩模制造半导体晶圆152以形成IC器件162。半导体晶圆152包括其上形成有材料层的硅衬底或其它适当的衬底。其它适当的衬底材料包括诸如金刚石或锗的另一合适的元素半导体；诸如碳化硅、砷化铟或磷化铟的合适的化合物半导体；或诸如碳化硅锗、磷砷化镓或磷化镓铟的合适的合金半导体。半导体晶圆还可以包括各个掺杂区域、介电部件和多层级互连件(在随后的制造步骤中形成的)。掩模可以用于各个工艺中。例如，掩模可以用于离子注入工艺以在半导体晶圆中形成各个掺杂区域，掩模可以用于蚀刻工艺中以在半导体晶圆中形成各个蚀刻区域和/或其它合适的工艺。

图2是根据本发明的各个方面的图1所示的掩模室140的更详细的框图。在示出的实施例中，掩模室140包括定制的掩模设计系统180以实施所描述的与图1的掩模数据准备132相关的功能。掩模设计系统180是诸如计算机、服务器、工作站或其它合适的器件的信息处理系统。系统180包括通信地连接至系统存储器184、大容量存储器件186和通信模块188的处理器182。系统存储器184为处理器182提供了非暂时性的计算机可读存储以促进处理器执行计算机指令。系统存储器的实例可以包括诸如动态RAM(DRAM)、同步DRAM(SDRAM)、固态存储器件和/或本领域已知的各种其他存储器件的随机存取存储(RAM)器件。计算机程序、指令和数据都存储在大容量存储器件186中。大容量存储器件的实例可以包括硬盘驱动器、光盘驱动器、磁光驱动器、固态存储器件和/或本领域已知的各种其它大容量存储器件。通信模块188可操作为与IC制造系统100中的诸如设计室120的其它组件通信信息(诸如IC设计布局文件)。通讯模块的实例可以包括以太网卡、802.11WiFi器件、蜂窝数据无线电和/或其它合适的器件。

在操作中，在IC设计布局102通过掩模制造134转移至掩模190之前，掩模设计系统180配置为操纵IC设计布局102。在实施例中，掩模数据准备132作为在掩模设计系统180上执行的软件指令实施。为了进一步这个实施例，掩模设计系统180从设计室120接收包含IC设计布局102的第一GDSII文件192，以及改进IC设计布局102(例如，插入伪图案和实施其它可制造性增强)。在掩模数据准备132完成之后，掩模设计系统180将包含改进的IC设计布局的第二GDSII文件194传送至掩模制造134。在可选实施例中，IC设计布局可以在IC制造系统100中的组件之间以诸如DFII、CIF、OASIS或任何其它合适的文件类型的可选文件格式传送。而且，在可选实施例中，掩模设计系统180和掩模室140可以包括额外的和/或不同的组件。

图3是根据本发明的各个方面的制造IC的方法300的高层次流程图。简要概述，方法300包括操作302、304、306、308和310。操作320接收具有由间隔分隔开的多个布局块的IC设计布局。操作304通过向间隔插入伪图案改进IC设计布局。操作306输出用于掩模制造的芯轴图案布局和切割图案布局。操作308制造具有芯轴图案布局的第一掩模和具有切割图案布局的第二掩模。操作310用第一掩模和第二掩模图案化(例如，使用间隔件图案化技术)衬底。方法300可以在IC制造系统100的各个组件中实现。例如，操作302、304和306可以在掩模室140的掩模数据准备132中实现，操作308可以在掩模室140的掩模制造134中实现，以及操作310可以在IC制造商160中实现。方法300仅仅是用于示出所提供主题的各个方面的实例。在方法300之前、期间和之后可以提供额外的操作，以及对于方法的附加实施例，所描述的一些操作可以被替换、消除或重排。在本发明中，图3中的方法300是高层次概述，并且将与随后的图相联系描述与此处的每个操作相关的细节。

在操作302中，如图4所示，方法300(图3)接收IC设计布局102。参照图4，IC设计布局102包括用于创建IC的部件的各种几何图案。在本实施例中，IC设计布局102包括布局块104和布局块106。每个布局块104和布局块106都是矩形区域并且包括符合一些限制性设计规则的图案。具体地，布局块104包括具有线宽度W₁和图案间距P₁的线图案110，以及布局块106包括具有线宽度W₂和图案间距P₂的线图案112。在本实施例中，图案间距P₁和图案间距P₂使用边缘至边缘的距离限定。在可选实施例中，图案间距P₁和图案间距P₂也可以使用中心线至中心线的距离限定。线图案110和线图案112沿着相同的方向(沿着X方向)纵向定向，但是线宽度W₁和线宽度W₂可以是相同或不同的，并且图案间距P₁和图案间距P₂可以是相同或不同的。在本实例中，P₁大于P₂并且W₁大于W₂。布局块104和布局块106由于各种原因分隔开。例如，布局块104和布局块106可以包括不同的设计宏或不同类型的电路元件(例如，逻辑电路和SRAM单元)。对于另一个实例，布局块104和布局块106可以设计为具有不同的线宽度和间距从而避免两个块之间的偶然连接。此外，为了简化的目的，示出的布局块104和布局块106为矩形区域，以及在各个实施例中，布局块104和布局块106可以是其它的形状或其它的多边形。

在实施例中，线图案110和线图案112可以用于创建诸如有源区域、源极和漏极部件、栅电极、金属线或通孔以及用于接合焊盘的开口的IC部件。在本实施例中，线图案110和线图案112限定芯轴图案，芯轴图案的侧壁上将形成间隔件，并且间隔件将用于蚀刻衬底以形成用于鳍式场效应晶体管(FinFET)的鳍。这将在之后更详细地描述。

布局块104和布局块106分隔开间隔108。在本实施例中，为了简化的目的，间隔108也是矩形形状。此外，在本实施例中，如图5所示，间隔108对应于切割图案116。切割图案116用于从衬底去除部件。在典型的设计中，需要间隔108用于满足各种制造规则。例如，制造规则可以在一个线端至另一个线端之间(诸如在线图案110的端部和邻近的线图案112的端部之间)设置最小距离。如果IC设计布局102违反制造规则，则设计规则检查器(DRC)将标示警告或错误，从而使得在进入下一个制造阶段(例如，图1的掩模制造134)之前，可以改进或更正IC设计布局。对于另一个实施例，当根据线图案110和线图案112在衬底上形成芯轴线并且在芯轴线的侧壁上形成间隔件时，制造规则可以要求两个分隔开的布局块104和布局块106中的间隔件彼此不接触。对于另一个实例，由于传统的光学光刻技术的限制，在晶圆上印刷之后，线图案110的端部和线图案112的端部可以变成圆形，并且圆形端部可以延伸至间隔108。因此，制造规则可能需要足够的线端之间的间隔以考虑光刻不精确性。

由于各种关注和其它的因素，在一些情况下，间隔108和对应的切割图案116对于满足可制造性需求可能是必要的。然而，它们通常在晶圆上占据大面积。在一个实例中，在16nm的工艺节点中，切割图案116的宽度(沿着X方向)为约200纳米(nm)至约300nm。这样构成了最终IC器件162的增加的成本。因此，减小间隔108从而提高设计密度和降低制造成本是期望的。其中，所提供的主题解决这个问题。

在操作304中，操作300(图3)向间隔108添加伪芯轴图案，从而连接一些线图案110和一些线图案112。参照图6A，图6A中所示的是具有三个插入的伪芯轴图案114A至伪芯轴图案114C的IC设计布局102。如图6A所示，应该注意，伪芯轴图案114的数量以及它们的形状、宽度和定向仅仅用于示出的目的而不限制所提供的主题。在实施例中，一个线图案110可以通过一个或多个伪芯轴图案114连接至一个或多个线图案112，反之亦然。此外，不是所有的线图案110和线图案112都通过伪芯轴图案连接。在图6A示出的具体的实例中，线图案110A分别通过伪芯轴图案114A和伪芯轴图案114B连接至线图案112A和线图案112B；线图案110B通过伪芯轴图案114C连接至线图案112C；以及线图案110C和线图案112D没有通过任何伪芯轴图案连接。进一步在本实施例中，伪芯轴图案114A至伪芯轴图案114C是具有与线图案112大约相同宽度的线性件，以及均沿着与X方向相同或不同的方向纵向定向。例如，伪芯轴图案114C纵向定向在与X方向形成交叉角Θ的方向U上。在实施例中，由于可制造性问题，角Θ限制在45度或更小，诸如30度或更小。在另一个实施例中，角Θ可以根据制造工艺限制于另一个范围的值。

插入伪芯轴图案114的目的和益处是许多折叠以及随后不旨在限制。第一，在两个邻近的布局块之间的线图案连接之后，对于间隔108内的连接的线图案，不再存在线端之间的最小间隙违反规则的问题。第二，对于间隔108内的连接的线图案，不再存在线端圆化问题。第三，当之后在布局块104和布局块106中形成间隔件时，因为连接的线图案(例如，线图案110B和线图案112C)已经变成连续件，所以不再存在在间隔108中保持间隔件分隔开的问题。这三个方面有助于减小间隔108的尺寸。换句话说，布局块104和布局块106可以比传统设计流程中彼此更接近地放置而不违反制造规则。在一个实例中，如本发明所提供的具有插入的伪芯轴图案的16nm工艺节点中，切割图案116(图5)的宽度可以减小至约100nm或更小。

存在额外的益处。例如，随着伪芯轴图案的添加，间隔108中的间隔件图案密度增加。这有助于改进用间隔件蚀刻的鳍的形状和临界尺寸。例如，伪芯轴图案增加了IC102的图案密度并且改进了IC制造期间的化学机械平坦化(CMP)负载效应。

在实施例中，用户可以限定哪里插入伪芯轴图案114以及每个伪芯轴图案114可以采取什么形状、大小和定向的标准。图6B至图6E示出了一些非限制性实例。参照图6B，线图案110通过三个伪芯轴图案114A、114B和114C连接至三个线图案112。三个伪芯轴图案是沿着不同方向纵向定向的线性件。具体地，伪芯轴图案114B沿着X方向纵向定向，伪芯轴图案114A沿着不同于X方向的方向U1纵向定向，以及伪芯轴图案114C沿着不同于U1和X方向的方向U2纵向定向。参照图6C，线图案110连接至两个不邻近的线图案112A和线图案112C。在某些情况下，窄芯轴(诸如线图案112B)的线端圆化可以较好地控制，以及因此没有必要使用伪芯轴图案连接每个窄芯轴。参照图6D，在此示出的伪芯轴图案114不是线性件。相反，它具有三个线性部分114-1、114-2和114-3。例如，部分114-1可以通过线图案110延伸至间隔108产生，部分114-3可以通过线图案112延伸至间隔108产生，以及部分114-2连接部分114-1和部分114-3。部分114-1和部分114-3的长度可以调整，从而使得部分114-2在特定的方向纵向定向。这在IC设计布局102中提供更均匀的图案可能是有利的。伪芯轴图案的各个其它的实施例都在本发明的范围内。图6E中的IC设计布局102类似于图6D中的IC设计布局102。

在操作306中，方法300(图3)输出用于掩模制造的布局数据。在实施例中，布局数据包括芯轴图案布局和切割图案布局。在本实施例中，芯轴图案布局包括在操作302中接收的线图案以及在操作304中插入的伪芯轴图案；并且切割图案布局包括对应于布局块之间的间隔的一个或多个图案。在图6E中示出了芯轴图案布局和切割图案布局的一个实例。参照图6E，用于IC设计102的芯轴图案布局包括布局块104中的线图案110、布局块106中的线图案112以及在间隔108中插入的伪芯轴图案114A和伪芯轴图案114B。用于IC设计102的切割图案布局包括对应于间隔108的切割图案116。在本实施例中，IC设计102的切割图案布局还包括一个或多个切割图案118，切割图案118将去除在线图案110和线图案112的端部处形成的间隔件。此外，每个芯轴图案布局和切割图案布局也可以包括诸如用于成像效果、处理增强和/或掩模识别信息的那些部件的某些辅助部件。在实施例中，操作306输出用于随后制造阶段的计算机可读格式的芯轴图案布局和切割图案布局。例如，该布局可以用GDSII、DFII、CIF、OASIS或任何其它合适的文件格式输出。

在操作308中，方法300(图3)制造具有芯轴图案布局的第一掩模和制造具有切割图案布局的第二掩模。操作308可以制造用于IC162的各个层和部件的其它掩模。在实施例中，第一掩模和第二掩模可以是透射掩模(例如，用于DUV光刻)或反射掩模(例如，用于EUV光刻)，并且可以包括诸如相移的成像增强部件。在在使用诸如电子束直写的无掩模光刻的实施例中，操作308被绕过或涉及用于特定直写而不制造实际掩模的数据准备。

在操作310中，方法300(图3)用第一掩模和第二掩模图案化衬底(诸如晶圆)以制造最终IC器件162。操作310涉及各个光刻图案化和蚀刻步骤。图7中示出了操作310(也称为方法310)的实施例，在形成FinFET中使用间隔件技术。在各个实施例中，操作310可以使用或不使用间隔件技术图案化衬底。方法310仅仅是用于示出所提供主题的各个方面的实例。在方法310之前、期间和之后可以提供额外的操作，以及对于方法的附加实施例，所描述的一些操作可以被替换、消除或重排。下面结合图8至图14C讨论图7中的各个操作。

在操作352中，如图8所示，方法310(图7)在衬底802(例如，半导体晶圆)上方沉积介电层804和介电层806。在本实施例中，衬底802包括硅。在各个实施例中，衬底802可以包括诸如锗的另一元素半导体；诸如碳化硅、砷化铟或磷化铟的化合物半导体；或诸如碳化硅锗、磷砷化镓或磷化镓铟的合金半导体。适用于介电层804和介电层806的材料包括但不限于氧化硅、氮化硅、多晶硅、Si₃N₄、SiON、TEOS、含氮氧化物、氮氧化物、高k材料或它们的组合。介电层804和介电层806均通过诸如热氧化、化学汽相沉积(CVD)和物理汽相沉积(PVD)的一个或多个沉积技术形成。

在操作354中，方法310(图7)在介电层806中形成芯轴图案。共同参照图9A、图9B和图9C，示出了部分IC器件162。具体地，图9A示出了包括对应于布局块104(图6E)的第一区域和对应于布局块106(图6E)的第二区域的器件162的顶视图。器件162还包括夹在第一区域和第二区域之间的第三区域。第三区域对应于图6E的间隔108。为了便于讨论，第一区域也称为区域104，第二区域也称为区域106，以及第三区域也称为区域108。

图案化器件162以具有芯轴图案806'(图案化的介电层806)。芯轴图案806'包括连接在一起的多个部分806A至806E：部分806A对应于布局块104(图6E)中的线图案110A，部分806B和部分806D分别对应于伪芯轴图案114A和伪芯轴图案114B(图6E)，以及部分806C和部分806E分别对应于线图案112A和线图案112B(图6E)。部分806A、806C和806E沿着X方向纵向定向，而部分806B和部分806D均沿着不同于X方向的各自的方向纵向定向。图9B是沿着图9A的线1—1的器件162的截面图。在本实例中，线1—1穿过部分806B和部分806C的中心线。因此线1—1不是直线。图9C示出了沿着图9A的线2A—2A、2B—2B和2C—2C的器件162的截面图。在本实施例中，芯轴图案806'是突出部件(也称为线图案)。在可选实施例中，芯轴图案806'可以是沟槽部件。

芯轴图案806'通过用包括光刻工艺和蚀刻工艺的过程图案化介电层806而形成。例如，使用旋涂工艺和软烘烤工艺在介电层806上形成光刻胶(或抗蚀剂)层。之后，使用操作308(图3)中制造的第一掩模将光刻胶层暴露于辐射。使用曝光后烘烤、显影和硬烘烤显影曝光的光刻胶层，从而在介电层806上方形成图案化的光刻胶层。随后，通过图案化的光刻胶层的开口蚀刻介电层806，形成芯轴图案806'。蚀刻工艺可以包括干(或等离子体)蚀刻、湿蚀刻或其它合适的蚀刻方法。此后，使用诸如湿剥离或等离子体灰化的合适的工艺去除图案化的光刻胶层。在上述光刻工艺期间，考虑到光学邻近效应，芯轴图案(110、112和114)的密度和规律有助于提高图案临界尺寸的均匀性。

在操作356中，方法310(图7)形成间隔件808。参照图10A(器件162的顶视图)、图10B(沿着图10A的线1—1的器件162的截面图)和图10C(沿着图10A的线2A—2A、2B—2B和2C—2C的器件162的截面图)。间隔件808形成在芯轴图案806'的侧壁上并且完全包围芯轴图案806'。在实施例中，间隔件808具有基本均匀的厚度。间隔件808包括一种或多种不用于芯轴图案806'的材料。在实施例中，间隔件808可以包括诸如氮化钛、氮化硅或氧化钛的介电材料。间隔件808可以通过包括沉积工艺和蚀刻工艺的各个工艺形成。例如，沉积工艺可以包括CVD工艺或PVD工艺。例如，蚀刻工艺可以包括诸如等离子体蚀刻的各向异性蚀刻。在方法310的实施例中，绕过操作356并且使用芯轴图案806'蚀刻衬底而不形成间隔件808。

在操作358中，方法310(图7)去除了芯轴图案806'并且留下位于介电层804上方的间隔件808。参照图11A(器件162的顶视图)、图11B(沿着图11A的线3—3的器件162的截面图)以及图11C(沿着图11A的线2A—2A、2B—2B和2C—2C的器件162的截面图)。线3—3是从芯轴图案806'偏移至间隔件808的线1—1。在已经去除芯轴图案806'之后，例如，通过选择性地调节为去除介电材料806而不去除间隔件材料的蚀刻工艺，间隔件808保留在介电层804上方。蚀刻工艺可以是湿蚀刻、干蚀刻或它们的组合。

在操作360中，方法310(图7)蚀刻衬底802以在衬底802中形成连续的鳍线810。参照图12A(器件162的顶视图)、图12B(沿着图12A的线3—3的器件162的截面图)以及图12C(沿着图12A的线2A—2A、2B—2B和2C—2C的器件162的截面图)。鳍线810包括多个连接的部分以形成连续件。例如，鳍线810包括区域104中的部分810A、区域108中的部分810B、区域106中的部分810C以及其它的部分。为了形成鳍线810，以间隔件808作为蚀刻掩模蚀刻衬底802。随后去除间隔件808和介电层804。蚀刻工艺可以是湿蚀刻、干蚀刻或它们的组合。

在操作362中，方法310(图7)用操作308(图3)中制造的第二掩模实施鳍切割工艺。在本实施例中，第二掩模包括对应于间隔108的诸如图6E的图案116的图案。第二掩模还可以包括用于切割鳍端部的一个或多个图案(诸如图6E的图案118)以及用于去除伪鳍的一个或多个图案。参照图13A(器件162的顶视图)、图13B(沿着图13A的线3—3的器件162的截面图)以及图13C(沿着图13A的线2A—2A、2B—2B和2C—2C的器件162的截面图)。在区域104中形成两个鳍810A和810D。在区域106中形成四个鳍810C、810F、810G和810H。由切割图案(切割区域)覆盖的部分鳍线810基本被去除。然而，如图13B和图13C所示，因为鳍蚀刻工艺通常不完全蚀刻至鳍线810的底部以避免衬底802的过蚀刻，因此切割区域中的小部分鳍线810可以保留。因为他们比普通鳍(例如，810A)短得多(沿着Z方向)，所以在以下的讨论中，鳍线810的小的残留部分被称为鳍残端。例如，在鳍切割工艺之后，鳍部分810B和鳍部分810D变成鳍残端810B和鳍残端810D。参照图13A，鳍810A、810C、810D、810F、810G和810H在X方向上纵向定向；鳍残端810B在不同于X方向的第一方向上纵向定向；以及鳍残端810E在不同于第一方向和X方向的第二方向上纵向定向。鳍残端810B连接鳍810A和鳍810C的底部。鳍残端810E连接鳍810D和鳍810F的底部。虽然未标记，但是在图13A中示出了其它的鳍残端。在实施例中，操作362也可以去除伪鳍，即，未用于形成晶体管的鳍。例如，第二掩模可以包括去除鳍810G的切割图案。

在本实施例中，鳍切割工艺包括光刻工艺和蚀刻工艺。例如，使用旋涂工艺和软烘烤工艺在硅衬底上形成光刻胶层。之后，使用操作308中制造的第二掩模将光刻胶层暴露于辐射。随后显影和剥离曝光的光刻胶层，从而形成图案化的光刻胶层。通过图案化的光刻胶层部分地保护鳍线810。随后，通过图案化的光刻胶层的开口蚀刻鳍线810。此后，使用诸如湿剥离或等离子体灰化的合适的工艺去除图案化的光刻胶层。

在操作364中，方法310(图7)在衬底802上方形成隔离部件812。参照图14A(器件162的顶视图)、图14B(沿着图14A的线3—3的器件162的截面图)以及图14C(沿着图14A的线2A—2A、2B—2B和2C—2C的器件162的截面图)。隔离部件182电隔离包括鳍810A和鳍810C的各个鳍。此外，包括鳍残端810B的各个鳍残端掩埋在隔离部件812之下。在实施例中，操作364通过在衬底802上方沉积诸如氧化硅的介电材料并且之后回蚀刻介电材料而形成隔离部件812。在本实施例中，延伸在隔离部件812之上的部分鳍810提供了用于FinFET的源极、漏极和沟道区域。例如，鳍810A、鳍810C、鳍810D和鳍810H部分地延伸在隔离部件812之上并且均提供了用于一个或多个FinFET的源极、漏极和沟道区域。

在操作366中，方法310(图7)实施进一步的工艺以完成最终IC器件162的制造。例如，操作306可以使用离子注入、外延生长和/或其它合适的方法在鳍(例如，810A和810C)中形成源极和漏极区域。例如，操作366可以使用先栅极工艺或后栅极工艺在鳍(例如，810A和810C)上方形成栅极堆叠件。其它的工艺包括形成源极和漏极接触件、形成栅极接触件以及形成通孔和金属互连件等。

虽然不旨在限制，本发明提供了许多制造IC的益处。例如，通过用伪芯轴图案连接不同布局块中的芯轴图案，本发明的实施例减小了不同布局块之间的间隔。这样增加了图案密度和减小了每个IC器件的材料成本。这也增加了用于改进鳍均匀性、鳍临界尺寸以及鳍蚀刻工艺的各个阶段期间的CMP负载效应的图案密度。此外，本发明的实施例提供了用于插入伪芯轴图案的可以调节为用于特定的工艺需求的灵活的方案。

在一个示例性方面，本发明针对一种方法。该方法包括接收集成电路设计布局，该集成电路设计布局包括分隔开第一间隔的第一布局块和第二布局块。第一布局块和第二布局块分别包括在第一方向上纵向定向的第一线图案和第二线图案。该方法还包括向第一间隔添加连接第一线图案和第二线图案的伪图案。该方法还包括输出计算机可读格式的芯轴图案布局和切割图案布局。芯轴图案布局包括第一线图案和第二线图案以及伪图案。切割图案布局包括对应于第一间隔的图案。在实施例中，该方法还包括制造具有芯轴图案布局的第一掩模和具有切割图案布局的第二掩模。

在实施例中，该方法还包括用第一掩模和第二掩模图案化衬底。进一步为了这个实施例，该方法包括用第一掩模对衬底实施第一图案化工艺，从而在衬底上形成一个或多个部件，以及用第二掩模对衬底实施第二图案化工艺，从而去除一个或多个部件的第一部分，其中，第一部分位于IC设计布局中的对应于第一间隔的区域中。

在上述方法中，其中，所述第一图案化工艺包括：在所述衬底上方形成第一材料层；在所述第一材料层上方形成光刻胶层；图案化所述光刻胶层；使用图案化的光刻胶层作为蚀刻掩模，蚀刻所述第一材料层，从而在所述第一材料层中形成第一图案，其中，所述第一图案对应于所述第一线图案、所述第二线图案和所述伪图案；以及此后去除所述图案化的光刻胶层。

在上述方法中，其中，所述第一图案化工艺包括：在所述衬底上方形成第一材料层；在所述第一材料层上方形成光刻胶层；图案化所述光刻胶层；使用图案化的光刻胶层作为蚀刻掩模，蚀刻所述第一材料层，从而在所述第一材料层中形成第一图案，其中，所述第一图案对应于所述第一线图案、所述第二线图案和所述伪图案；以及此后去除所述图案化的光刻胶层，其中，所述第一图案化工艺还包括：在所述第一图案的侧壁上形成间隔件；去除所述第一图案；以及将所述间隔件作为蚀刻掩模，蚀刻所述衬底。

在上述方法中，其中，所述第一线图案和所述第二线图案具有不同的线宽度。

在上述方法中，其中，部分所述伪图案在第二方向上纵向定向，所述第二方向与所述第一方向相交的角不大于45度。

在上述方法中，其中，所述第一布局块包括多个第一线图案，所述多个第一线图案的一个是所述第一线图案；所述第二布局块包括多个第二线图案，所述多个第二线图案的一个是所述第二线图案；所述多个第一线图案在所述第一方向上纵向定向，并且沿着与所述第一方向正交的第二方向彼此间隔开第一间距；所述多个第二线图案在所述第一方向上纵向定向，并且沿着所述第二方向彼此间隔开第二间距；以及所述第一间距和所述第二间距不同。

在上述方法中，其中，所述第一布局块包括多个第一线图案，所述多个第一线图案的一个是所述第一线图案；所述第二布局块包括多个第二线图案，所述多个第二线图案的一个是所述第二线图案；所述多个第一线图案在所述第一方向上纵向定向，并且沿着与所述第一方向正交的第二方向彼此间隔开第一间距；所述多个第二线图案在所述第一方向上纵向定向，并且沿着所述第二方向彼此间隔开第二间距；以及所述第一间距和所述第二间距不同，所述多个第一线图案的每个具有第一线宽度，所述多个第二线图案的每个具有第二线宽度，并且所述第一线宽度与所述第二线宽度不同。

在上述方法中，其中，所述第二布局块还包括在所述第一方向上纵向定向并且与所述第二线图案间隔开的第三线图案，所述方法还包括：在所述第一间隔中添加第二伪图案，其中，所述第二伪图案连接所述第一线图案和所述第三线图案。

在另一个示例性方面，本发明针对一种方法。该方法包括接收集成电路(IC)设计布局。IC设计布局包括第一布局块和第二布局块。第一布局块包括多个第一线图案，该多个第一线图案在第一方向上纵向定向并且沿着与第一方向正交的第二方向彼此间隔开第一间距。第二布局块包括多个第二线图案，该多个第二线图案在第一方向上纵向定向并且沿着第二方向彼此间隔开第二间距，并且第一布局块和第二布局块分隔开第一间隔。该方法还包括向第一间隔添加伪图案，其中，伪图案连接多个第一线图案的一个和多个第二线图案的一个。该方法还包括输出计算机可读格式的芯轴图案布局和切割图案布局。芯轴图案布局包括多个第一线图案和多个第二线图案以及伪图案。切割图案布局包括对应于第一间隔的图案。

在实施例中，该方法包括向第一间隔添加另一个伪图案，该伪图案连接多个第一线图案的一个和多个第二线图案的另一个。在进一步实施例中，多个第二线图案的一个邻近多个第二线图案的另一个。

在一些实施例中，第一间距不同于第二间距。在一些实施例中，多个第一线图案的的每个具有第一线宽度，多个第二线图案的每个具有第二线宽度，并且第一线宽度和第二线宽度不同。

在上述方法中，还包括：制造具有所述芯轴图案布局的第一掩模；以及制造具有所述切割图案布局的第二掩模。

在上述方法中，还包括：制造具有所述芯轴图案布局的第一掩模；以及制造具有所述切割图案布局的第二掩模，用所述第一掩模对衬底实施第一图案化工艺，从而在所述衬底上形成一个或多个部件；以及用所述第二掩模对所述衬底实施第二图案化工艺，从而去除所述一个或多个部件的第一部分，其中，所述第一部分位于所述IC设计布局中的对应于所述第一间隔的区域中。

在上述方法中，其中，部分所述伪图案在第三方向上纵向定向，所述第三方向与所述第一方向相交的角不大于45度。

在另一个示例性方面，本发明针对一种半导体器件。半导体器件包括位于衬底上的第一鳍，其中，第一鳍提供用于第一场效应晶体管(FET)的源极、漏极和沟道区域。半导体器件还包括位于衬底上的第二鳍，其中，第二鳍提供用于第二FET的源极、漏极和沟道区域。半导体器件还包括位于衬底上的第一鳍残端，其中，第一鳍残端连接第一鳍的底部和第二鳍的底部。半导体器件还包括位于第一鳍残端上方以及位于第一鳍和第二鳍之间的隔离部件。从顶视图观察，第一鳍和第二鳍在第一方向上纵向定向，以及第一鳍残端在不同于第一方向的第二方向上纵向定向。在实施例中，第一鳍完全位于第一矩形区域中，第二鳍完全位于第二矩形区域中，以及第一矩形区域和第二矩形区域沿着第一方向并排布置。

在实施例中，半导体器件还包括第三鳍、第四鳍和第二鳍残端。第三鳍提供用于第三FET的源极、漏极和沟道区域。第四鳍提供用于第四FET的源极、漏极和沟道区域。第二鳍残端连接第三鳍的底部和第四鳍的底部。从顶视图观察，第三鳍和第四鳍在第一方向上纵向定向，以及第二鳍残端在不同于第一方向和第二方向的第三方向上纵向定向。在进一步实施例中，第三鳍完全位于第一矩形区域中，并且第四鳍完全位于第二矩形区域中。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。