半导体结构的形成方法与流程

本发明涉及半导体制作技术领域，特别涉及一种半导体结构的形成方法。

背景技术：

随着超大规模集成电路工艺技术的不断进步，半导体器件的特征尺寸不断缩小，芯片面积持续增大，互连结构的延迟时间已经可以与器件门延迟时间相比较。人们面临着如何克服由于连接长度的急速增长而带来的RC(R指电阻，C指电容)延迟显著增加的问题。特别是由于金属布线间电容的影响日益严重，造成器件性能大幅度下降，已经成为半导体工业进一步发展的关键制约因素。为了减小互连造成的RC延迟，现已采用了多种措施。

互连结构之间的寄生电容和互连电阻造成了信号的传输延迟。由于铜具有较低的电阻率，优越的抗电迁移特性和高的可靠性，能够降低金属的互连电阻，进而减小总的互连延迟效应，现已由常规的铝互连改变为低电阻的铜互连。同时降低互连之间的电容同样可以减小延迟，而寄生电容C正比于电路层绝缘介质的相对介电常数k，因此使用低k材料作为不同电路层的绝缘介质代替传统的SiO₂介质已成为满足高速芯片的发展的需要。

然而，现有技术形成的半导体结构的电学性能仍有待提高。

技术实现要素：

本发明解决的问题是提供一种半导体结构的形成方法，改善形成的开口侧壁形貌，从而提高半导体结构的击穿电压，改善半导体结构的与时间相关介电击穿问题。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底表面形成有介质层；采用第一刻蚀工艺刻蚀去除第一厚度的介质层，在所述介质层中形成预开口；采用沉积工艺，在所述预开口底部和侧壁表面沉积硅层；采用第二刻蚀工艺，刻蚀去除位于所述预开口底部表面的硅层，暴露出所述预开口底部；继续采用第二刻蚀工艺，刻蚀去除位于所 述暴露出的预开口底部下方的第二厚度的介质层；重复循环所述沉积工艺、第二刻蚀工艺，直至形成贯穿所述介质层的开口，所述开口底部暴露出基底表面；形成填充满所述开口的导电层。

可选的，所述第二刻蚀工艺对预开口底部表面的硅层的刻蚀速率大于对预开口侧壁表面的硅层的刻蚀速率。

可选的，形成所述硅层的方法包括：将所述基底以及具有预开口的介质层置于处理腔室内，且处理腔室内壁材料包括硅；提供等离子体，所述等离子体在直流偏置电压的作用下轰击处理腔室内壁，使处理腔室内壁的硅原子脱落，所述脱落的硅原子附着在预开口的底部表面和侧壁表面，形成所述硅层。

可选的，所述处理腔室与所述第一刻蚀工艺的刻蚀腔室、第二刻蚀工艺的刻蚀腔室为同一个腔室。

可选的，形成所述硅层的工艺参数为：N₂流量为50sccm至500sccm，Ar流量为50sccm至500sccm，处理腔室压强为5毫托至200毫托，等离子体射频功率为50瓦至1000瓦，偏置射频功率为0瓦至200瓦，直流偏置电压为-100V至-1000V。

可选的，所述硅层的厚度为5埃至50埃。

可选的，所述开口包括相互贯穿的通孔以及沟槽，其中，所述通孔位于沟槽与基底之间，且所述通孔的宽度尺寸小于沟槽的宽度尺寸。

可选的，形成所述预开口的工艺步骤包括：在所述介质层表面形成第一掩膜层，所述第一掩膜层内形成有暴露出部分介质层表面的第一凹槽；然后形成覆盖于第一掩膜层表面以及第一凹槽暴露出的部分介质层表面的第二掩膜层，所述第二掩膜层内形成有第二凹槽，且所述第二凹槽的宽度尺寸小于第一凹槽的宽度尺寸；以所述第二掩膜层为掩膜，刻蚀去除第一厚度的介质层，形成所述预开口。

可选的，所述第一厚度大于等于介质层厚度的75％、且小于等于介质层厚度的90％。

可选的，以所述第一掩膜层为掩膜，进行所述第二刻蚀工艺，所述第二刻蚀工艺还刻蚀第一掩膜层暴露出的介质层。

可选的，所述硅层还位于第一掩膜层表面、第一掩膜层暴露出的介质层顶部表面；所述第二刻蚀工艺还刻蚀去除位于第一掩膜层表面、以及第一掩膜层暴露出的介质层顶部表面的硅层。

可选的，在所述预开口侧壁表面的硅层被完全刻蚀去除之前，停止所述第二刻蚀工艺。

可选的，在所述预开口侧壁表面的硅层被完全刻蚀去除时，停止所述第二刻蚀工艺。

可选的，所述第二刻蚀工艺的工艺参数为：CH₄流量为50sccm至500sccm，CHF₃流量为50sccm至500sccm，N₂流量为50sccm至500sccm，C₄F₆流量为0sccm至200sccm，刻蚀腔室压强为5毫托至200毫托，射频源功率为50瓦至1000瓦，偏置功率为0V至5000V。

可选的，在所述介质层表面形成第一掩膜层，所述第一掩膜层内形成有暴露出部分介质层表面的第一凹槽；以所述第一掩膜层为掩膜，进行所述第一刻蚀工艺；以所述第一掩膜层为掩膜，进行所述第二刻蚀工艺。

可选的，所述第一掩膜层的材料为SiN、SiC、SiCN、Ta、Ti、Tu、TaN、TiN、TuN或WN。

可选的，所述介质层为叠层结构，所述介质层包括刻蚀停止层以及位于刻蚀停止层表面的主介质层。

可选的，所述介质层为单层结构，所述介质层包括主介质层。

可选的，所述主介质层的材料为氧化硅、低k介质材料或超低k介质材料。

可选的，所述导电层包括：位于开口底部和侧壁表面的扩散阻挡层、以及位于扩散阻挡层表面且填充满开口的导电体层。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体结构的形成方法的技术方案中，采用第一刻蚀工艺 刻蚀去除第一厚度的介质层，在介质层中形成预开口；然后采用沉积工艺在所述预开口底部和侧壁表面沉积硅层；接着采用第二刻蚀工艺，刻蚀去除位于所述预开口底部表面的硅层，且刻蚀去除位于预开口下方的第二厚度的介质层；重复循环所述沉积工艺、第二刻蚀工艺，直至形成贯穿所述介质层的开口，所述开口底部暴露出基底表面；形成填充满所述开口的导电层。由于在第二刻蚀工艺过程中，位于预开口侧壁表面的硅层对预开口侧壁表面起到保护作用，使得在预开口基础上形成的开口具有良好的侧壁形貌，从而提高在开口内形成的导电层的质量，改善介质层与导电层之间的界面性能，避免导电层向介质层内凹陷，进而提高半导体结构的击穿电压，改善与时间相关介质击穿问题。

进一步，形成硅层的处理腔室与第一刻蚀工艺的刻蚀腔室、第二刻蚀工艺的刻蚀腔室为同一个腔室，从而减少了半导体结构进出腔室的所需的时间，且避免对半导体结构造成二次污染，进一步改善形成的半导体结构的电学性能。

更进一步，本发明中第一厚度大于等于介质层厚度的75％、且小于等于介质层厚度的90％，使得形成的预开口的深度适中，避免预开口过浅导致沟槽形成之后而通孔底部未暴露出基底表面，且避免开口过深导致基底内的底层金属层暴露在第二刻蚀工艺的刻蚀环境中的时间过长。

附图说明

图1为现有技术形成的半导体结构的剖面结构示意图；

图2至图11为本发明一实施例提供的半导体结构形成过程的剖面结构示意图；

图12至图16为本发明另一实施例提供的半导体结构形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体结构的电学性能有待提高，例如，半导体结构的击穿电压(VBD：Breakdown Voltage)低，且存在时间相关介质击穿(TDDB：Time Dependent Dielectric Breakdown)问题。

参考图1，半导体结构的形成包括以下步骤：提供基底100，所述基底100内形成有底层金属层101；在所述基底100表面形成介质层102；刻蚀所述介质层102形成贯穿所述介质层102厚度的开口103；形成填充满所述开口103的导电层，所述导电层与底层金属层101电连接。

经研究发现，导致半导体结构的击穿电压低、时间相关介质击穿问题显著的原因在于：在开口103内填充的导电层的性能较差；导电层侧壁与介质层102侧壁接触不够紧密，导电层与介质层102之间的界面性能差；并且，相邻导电层之间距离较近，相邻导电层之间容易发生电击穿。

进一步研究发现，刻蚀介质层102形成开口103的过程中，刻蚀工艺难免对开口103侧壁造成刻蚀，并且刻蚀工艺对开口103侧壁的刻蚀速率难以控制，导致形成的开口103侧壁表面不再为平滑过渡的表面，开口103侧壁处出现缺陷区域104，所述缺陷区域104的存在会导致形成的导电层质量较差，且导电层与介质层102之间的界面性能差，导电层中的金属离子易沿着所述性能差的界面扩散而发生电迁移。当缺陷区域104为碗状缺陷(bowl profile defect)时，由于碗状缺陷向介质层102内凹陷，使得碗状缺陷内的导电层也向介质层102内凹陷，进而造成相邻导电层之间的距离缩短，因此半导体结构内易发生电击穿，且时间相关介质击穿问题严重。

为此，本发明提供一种半导体结构的形成方法，采用第一刻蚀工艺刻蚀去除第一厚度的介质层，在介质层中形成预开口；然后采用沉积工艺在所述预开口底部和侧壁表面沉积硅层；接着采用第二刻蚀工艺，刻蚀去除位于所述预开口底部表面的硅层、以及位于预开口下方的第二厚度的介质层；重复循环所述沉积工艺、第二刻蚀工艺，直至形成贯穿所述介质层的开口，所述开口底部暴露出基底表面；形成填充满所述开口的导电层。本发明改善介质层内形成的开口的形貌，从而提高在开口内形成的导电层的质量，改善介质层与导电层之间的界面性能，避免导电层向介质层内凹陷，进而提高半导体结构的击穿电压，改善与时间相关介质击穿问题。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图11为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。

参考图2，提供基底200以及位于基底200表面的介质层，所述基底200内形成有底层金属层201。

所述基底200的材料为硅、锗、锗化硅、碳化硅或砷化镓；所述基底200的材料还可以为单晶硅、多晶硅、非晶硅或绝缘体上的硅。

所述基底200表面还可以形成有若干界面层或外延层以提高半导体结构的电学性能。所述基底200内还可以形成有半导体器件，所述半导体器件为PMOS晶体管、NMOS晶体管、CMOS晶体管、电容器、电阻器或电感器。

本实施例中，所述基底200为硅基底。

所述底层金属层201用于与待形成的导电层相连接，也可用于后续形成的导电层与外部或其他金属层的电连接。所述底层金属层201的材料为Cu、Al或W等导电材料。

所述介质层为单层结构或叠层结构。本实施例中，所述介质层为叠层结构，所述介质层包括刻蚀阻挡层202以及位于刻蚀阻挡层202表面的主介质层203。在其他实施例中，介质层也可以为主介质层的单层结构。

所述刻蚀阻挡层202在后续起到刻蚀阻挡作用，后续刻蚀主介质层203的刻蚀工艺对刻蚀阻挡层202的刻蚀速率较小，从而起到刻蚀停止作用，防止对基底200或底层金属层201造成过刻蚀。所述刻蚀阻挡层202的材料与主介质层203的材料不同。

所述刻蚀阻挡层202的材料为氮化硅、氮氧化硅或碳氮化硅。本实施例中，所述刻蚀阻挡层202的材料为碳氮化硅。

所述主介质层203的材料为二氧化硅、低k介质材料(低k介质材料指相对介电常数大于等于2.6、小于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)。

所述主介质层203的材料为低k介质材料或超低k介质材料时，主介质层203的材料为SiOH、SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧 化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO_1.5)_n)或甲基硅倍半氧烷(MSQ，(CH₃SiO_1.5)_n)。

本实施例中，所述主介质层203的材料为超低k介质材料，所述超低k介质材料为SiCOH。

本实施例中，还包括步骤：在主介质层203表面形成钝化层(未图示)，所述钝化层起到保护主介质层203的作用，主介质层203的晶格常数与后续形成的掩膜层的晶格常数相差较大，而钝化层的晶格常数位于二者之间，因此钝化层也起到过渡作用，避免由于晶格常数突变而对主介质层203施加应力造成主介质层203变形。钝化层的材料为氧化硅或含碳氧化硅。

后续刻蚀介质层形成贯穿介质层的开口，所述开口为单大马士革开口或双大马士革开口。本实施例中，后续形成的开口包括相互贯穿的通孔以及沟槽，其中，所述通孔位于沟槽与基底200之间，且所述通孔的宽度尺寸小于沟槽的宽度尺寸；可以采用先形成通孔后形成沟槽(via first trench last)、先形成沟槽后形成通孔(trench first via last)或同时形成通孔和沟槽(via and trench all-in one etch)的方法形成双大马士革开口。本实施例以后续形成的开口为双大马士革开口，且采用同时形成通孔和沟槽的方法作为示例。

参考图3，在所述介质层表面形成第一掩膜层205，所述第一掩膜层205内形成有暴露出部分介质层表面的第一凹槽206。

所述第一凹槽206定义出后续形成的沟槽的位置和尺寸。所述第一掩膜层205为单层结构或叠层结构，所述第一掩膜层205可以为介质掩膜层的单层结构、金属掩膜层的单层结构、或者介质掩膜层以及位于介质掩膜层表面的金属掩膜层的叠层结构，其中，介质掩膜层的材料为SiN、SiC、SiCN，金属掩膜层的材料为Ta、Ti、Tu、TaN、TiN、TuN或WN。

本实施例中，所述第一掩膜层205为单层结构，第一掩膜层205的材料为TiN。

参考图4，形成覆盖于第一掩膜层205表面以及第一凹槽205(参考图3)暴露出的部分介质层表面的第二掩膜层，所述第二掩膜层内形成有第二凹槽207。

所述第二凹槽207定义出后续形成的通孔的位置和尺寸，且所述第二凹槽207与第一凹槽206投影于基底200表面的图形具有重合的部分。本实施例中，所述第二凹槽207位于第一凹槽206上方，第二凹槽207的宽度尺寸小于第一凹槽206的宽度尺寸，即第二凹槽207投影于基底200表面的图形位于第一凹槽206投影于基底200表面的图形内。

本实施例中，所述第二掩膜层包括有机分布层208、位于有机分布层208表面的底部抗反射涂层209、以及位于底部抗反射涂层209表面的光刻胶层210，其中，所述第二凹槽207贯穿所述光刻胶层210且暴露出底部抗反射涂层209表面。

在其他实施例中，所述第二掩膜层可以为光刻胶层的单层结构、或者底部抗反射涂层和光刻胶层的叠层结构、或者为光刻胶层和顶部抗反射涂层的叠层结构。

参考图5，以所述第二掩膜层为掩膜，沿第二凹槽207(参考图4)采用第一刻蚀工艺刻蚀去除第一厚度的介质层，在所述介质层中形成预开口211。本实施例中，第一刻蚀工艺刻蚀去除部分厚度的主介质层203，在所述主介质层203中形成预开口211。在刻蚀去除部分厚度的主介质层203之前，还包括步骤：沿第二凹槽207依次刻蚀底部抗反射涂层209(参考图4)以及有机分布层208(参考图4)，直至主介质层203顶部表面被暴露出来。

采用干法刻蚀工艺刻蚀所述主介质层203。在一个具体实施例中，所述干法刻蚀工艺的刻蚀气体包括CH₂F₂、C₄F₆、CF₄或CHF₃，为了减小干法刻蚀工艺对主介质层203造成的刻蚀损伤，所述干法刻蚀工艺的刻蚀气体还可以包括O₂。

本实施例中，采用同步脉冲刻蚀工艺刻蚀去除部分厚度的主介质层203的工艺参数为：N₂流量为50sccm至200sccm，C₄F₆流量为50sccm至200sccm，Ar流量为0sccm至200sccm，CF₄流量为0sccm至100sccm，CH₂F₂流量为0sccm至100sccm，刻蚀腔室压强为10毫托至200毫托，提供等离子体射频功率为100瓦至500瓦，提供偏置射频功率为0瓦至200瓦，等离子体射频功率的占空比为10％至80％，偏置射频功率的占空比为10％至80％。

本实施例在干法刻蚀工艺过程中，光刻胶层210(参考图4)以及底部抗反射涂层209(参考图4)被消耗，因此在刻蚀去除部分厚度的介质层203之后，只需要刻蚀去除有机分布层208(参考图4)即可。在其他实施例中，若在刻蚀去除部分厚度的介质层之后，介质层上方仍有部分厚度的光刻胶层，则需要刻蚀去除光刻胶层、底部抗反射涂层以及有机分布层。

所述预开口211的深度不宜过浅，预开口211的深度与第一厚度相同，否则后续形成的通孔的深度尺寸过小；若所述预开口211的深度过深，则后续刻蚀工艺过程中通孔会比沟槽先形成，使得底层金属层201较长时间段的暴露在刻蚀环境中，容易对底层金属层201造成刻蚀损伤。

为此，本实施例中，所述预开口211的深度大于等于介质层厚度的75％、且小于等于介质层厚度的90％，即，第一厚度大于等于介质层厚度的75％、且小于等于介质层厚度的90％。由于与主介质层203的厚度相比，刻蚀停止层202的厚度可以忽略不计，并且刻蚀工艺对刻蚀停止层202与对主介质层203具有较大的刻蚀选择比，因此，可以认为，所述第一厚度大于等于主介质层203厚度的75％、且小于等于主介质层203厚度的90％。所述预开口211的剖面形貌为倒梯形，所述预开口211的侧壁表面也可以垂直于基底200表面。

参考图6，采用沉积工艺，在所述预开口211底部和侧壁表面沉积硅层212。

本实施例中，所述硅层212不仅位于预开口211底部和侧壁表面，还位于第一掩膜层205表面，且所述硅层212还位于第一掩膜层205暴露出的主介质层203顶部表面。后续的刻蚀工艺过程中，位于第一掩膜层205表面、主介质层203顶部表面以及预开口211底部表面的硅层212会被刻蚀去除。

位于预开口211底部和侧壁表面的硅层212的作用在于：后续刻蚀工艺中，刻蚀工艺对预开口211底部表面的硅层212的刻蚀速率大于对预开口211侧壁表面的硅层212的刻蚀速率，使得在刻蚀预开口211下方的部分介质层的过程中，预开口211侧壁表面被硅层212覆盖，避免预开口211侧壁表面暴露在刻蚀环境中，后续在预开口211的基础上形成开口，使得形成的开口 侧壁表面形貌良好，避免形成的开口侧壁受到刻蚀损伤。

形成所述硅层212的方法包括：将所述基底200以及具有预开口211的介质层置于处理腔室内，且处理腔室内壁材料包括硅；提供等离子体，所述等离子体在直流偏置电压的作用下轰击处理腔室内壁，使处理腔室内壁的硅原子脱落，所述脱落的硅原子附着在预开口211的底部表面和侧壁表面，所述脱落的硅原子还附着在第一掩膜层205表面、以及介质层顶部表面，形成所述硅层212。

具体的，在一个实施例中，将Ar气体等离子体化形成Ar等离子体，在直流偏置电压的作用下，Ar等离子体轰击处理腔室内壁。在另一实施例中，将N₂气体等离子体化形成N等离子体，在直流偏置电压的作用下，N等离子体轰击处理腔室内壁。

需要说明的是，在沉积工艺过程中，等离子体在直流偏置电压作用下轰击的目标为处理腔室内壁，因此需要根据等离子体带电的正负性，确定直流偏置电压的正负性，从而使等离子体对处理腔室内壁进行轰击，而不会对介质层进行轰击。

本实施例中，形成所述硅层212的工艺参数为：N₂流量为50sccm至500sccm，Ar流量为50sccm至500sccm，处理腔室压强为5毫托至200毫托，等离子体射频功率为50瓦至1000瓦，偏置射频功率为0瓦至200瓦，直流偏置电压为-100V至-1000V。

其中，直流偏置电压为-100V至-1000V的意义在于：在所述直流偏置电压作用下，N等离子体、Ar等离子体轰击位于介质层正上方的处理腔室内壁，在直流偏置电压的作用下等离子体获得能够轰击位于介质层正上方的处理腔室内壁的动能。

在其他实施例中，若处理腔室内壁的材料不包括硅原子，则形成硅层的方法为：提供硅靶材，采用等离子体在直流偏置功率的作用下轰击硅靶材，使硅原子从硅靶材上脱落附着在开口的底部和侧壁表面，从而形成硅层。

本实施例中，形成的硅层212的厚度不宜过厚，否则后续刻蚀去除预开口211底部的硅层212所需的刻蚀时间过长，不利于缩短半导体结构的生产 周期；形成的硅层212的厚度也不宜过薄，否则位于预开口211侧壁表面的硅层212起到的保护作用过弱，位于预开口211侧壁表面的硅层212在后续的刻蚀工艺中容易被去除，造成预开口211侧壁暴露在刻蚀环境中，容易导致形成的开口侧壁形貌差。

为此，本实施例中，所述硅层212的厚度为5埃至50埃，从而使得后续刻蚀工艺刻蚀去除位于预开口211底部表面的硅层212所需的刻蚀时间较短，减少刻蚀工艺对主介质层203造成的不良影响，并且位于预开口211侧壁表面的硅层212对预开口211侧壁具有足够的保护作用。

本实施例中，第一刻蚀工艺的刻蚀腔室、形成硅层212的处理腔室、以及后续第二刻蚀工艺的刻蚀腔室为同一个腔室，不仅能够提高生产效率，还能够避免外界环境对预开口211造成二次污染。

参考图7，采用第二刻蚀工艺，刻蚀去除位于所述预开口211底部表面的硅层212(参考图6)，暴露出预开口211底部表面；继续采用第二刻蚀工艺，刻蚀去除位于所述暴露出的预开口211底部下方的第二厚度的介质层。

本实施例中，所述第二刻蚀工艺以第一掩膜层205(参考图3)为掩膜，沿第一凹槽206(参考图3)刻蚀位于预开口211底部表面的硅层212、位于预开口211下方的部分介质层；所述第二刻蚀工艺还刻蚀去除位于第一掩膜层205表面的硅层212，刻蚀去除介质层顶部表面硅层212，还刻蚀去除未被第一掩膜层205覆盖的介质层。

所述第二刻蚀工艺对位于预开口211底部的硅层212的刻蚀速率大于对位于预开口211侧壁表面的硅层212的刻蚀速率，且第二刻蚀工艺对位于第掩膜层205表面的硅层212的刻蚀速率大于对位于预开口211侧壁表面的硅层212的刻蚀速率。随着第二刻蚀工艺进行时间的推移，所述预开口211底部表面的硅层212以及预开口下方的部分介质层被刻蚀去除，因此，预开口211的底部位置向基底200表面方向下移。且由于第二刻蚀工艺还对第一掩膜层205暴露出的介质层进行刻蚀，因此，与进行第二刻蚀工艺之前的预开口211顶部宽度尺寸相比，在第二刻蚀工艺之后的预开口211的顶部宽度尺寸变大。第二刻蚀工艺之后的预开口211的顶部宽度尺寸与第一凹槽206的宽度 尺寸一致。

在一个实施例中，在所述预开口211侧壁表面的硅层212被完全刻蚀去除之前，停止所述第二刻蚀工艺。在另一实施例中，在所述预开口211侧壁表面的硅层212被完全刻蚀去除时，停止所述第二刻蚀工艺。在第二刻蚀工艺过程中，预开口211侧壁表面被硅层212所保护，被硅层212保护的预开口211侧壁表面免受刻蚀损伤，防止在预开口211侧壁表面出现缺陷区域，从而避免在预开口211基础上形成的开口侧壁表面出现缺陷区域。

所述第二厚度与形成的硅层212、以及第二刻蚀工艺对位于预开口211侧壁表面的硅层212的刻蚀速率有关。本实施例以位于预开口211侧壁表面的硅层212被完全刻蚀去除时停止第二刻蚀工艺作为示例。在其他实施例中，为了更进一步保护预开口211侧壁表面，也可以在位于预开口211侧壁表面的硅层212被完全刻蚀去除之前停止第二刻蚀工艺。

本实施例中，所述第二刻蚀工艺的工艺参数为：CH₄流量为50sccm至500sccm，CHF₃流量为50sccm至500sccm，N₂流量为50sccm至500sccm，C₄F₆流量为0sccm至200sccm，刻蚀腔室压强为5毫托至200毫托，射频源功率为50瓦至1000瓦，偏置功率为0V至5000V。

上述第二刻蚀工艺对位于预开口211侧壁表面的硅层212的刻蚀速率小，对位于预开口211底部表面的硅层212的刻蚀速率大，且对位于预开口211底部的介质层的刻蚀速率大，从而在使预开口211底部位置向基底200表面方向下移的速率较快，从而避免过早的将预开口211侧壁表面的硅层212刻蚀去除，使得预开口211侧壁表面的硅层212对预开口211侧壁表面起到足够的保护作用。

参考图8，继续采用沉积工艺，在所述预开口211底部和侧壁表面沉积硅层212。

本实施例中，所述硅层212还位于第一掩膜层205表面、第一掩膜层205暴露出的介质层顶部表面。有关硅层212的作用以及形成方法可参考前述图6中形成硅层212的描述，在此不再赘述。

参考图9，继续采用第二刻蚀工艺，刻蚀去除位于所述预开口211底部表 面的硅层212(参考图8)，刻蚀去除预开口211下方的第二厚度的介质层。

本实施例中，以所述第一掩膜层205为掩膜，沿第一凹槽206刻蚀位于预开口211底部表面的硅层212、以及位于预开口211下方的部分介质层；所述第二刻蚀工艺还刻蚀未被第一掩膜层205覆盖的介质层。

本实施例以位于预开口211侧壁表面的硅层212被完全刻蚀去除时停止第二刻蚀工艺为例，在其他实施例中，也可以在位于预开口211侧壁表面的硅层212被完全刻蚀去除之前停止第二刻蚀工艺。

所述第二厚度与第二刻蚀工艺前沉积的硅层212的厚度、第二刻蚀工艺对预开口211侧壁表面的硅层212的刻蚀速率有关，因此所述工艺步骤中的第二厚度并非为固定值，所述工艺步骤中的第二厚度与图7示出的第二刻蚀工艺中的第二厚度可以相同也可以不同。

参考图10，重复循环进行前述的沉积工艺、第二刻蚀工艺，直至形成贯穿所述介质层的开口，所述开口底部暴露出基底200表面。

本实施例中，所述开口包括相互贯穿的通孔222以及沟槽221，其中，所述通孔222位于沟槽221与基底200之间，且所述通孔222的宽度尺寸小于沟槽221的宽度尺寸。

重复进行前述的沉积工艺的次数、第二刻蚀工艺的次数可以根据待形成的开口深度、第一次刻蚀工艺形成的预开口211的深度、每一次第二刻蚀工艺刻蚀去除的介质层的厚度来确定。由于在第二刻蚀工艺之前在预开口底部表面和侧壁表面形成有硅层212，所述硅层212在第二刻蚀工艺过程中起到保护预开口211侧壁的作用，防止第二刻蚀工艺对预开口211侧壁表面造成刻蚀损伤，因此随着第二刻蚀工艺进行时间的推移，在预开口211基础上形成的开口侧壁具有良好的形貌，避免在开口侧壁表面形成缺陷区域。本实施例中，通孔222侧壁以及沟槽221侧壁均具有良好的形貌。

本实施例中，由于主介质层203与刻蚀停止层202的材料不同，因此在重复循环沉积工艺以及第二刻蚀工艺刻蚀主介质层203至暴露出刻蚀停止层202之后，可以采用第三刻蚀工艺直接对刻蚀停止层202进行刻蚀，所述第三刻蚀工艺对主介质层203的刻蚀速率很小，因此不会对形成的开口侧壁形貌 造成不良影响。

参考图11，形成填充满所述开口的导电层224。

本实施例中，所述导电层224填充满所述通孔222(参考图10)以及沟槽221(参考图10)。

在一个具体实施例中，形成所述导电层224的工艺步骤包括：形成填充满所述开口的导电膜，所述导电膜还覆盖第一掩膜层205(参考图10)表面；去除高于介质层顶部表面的导电膜，形成填充满开口的导电层221，且所述导电层221顶部表面与介质层顶部表面齐平。

本实施例中，采用化学抛光工艺，去除高于介质层顶部表面的导电膜以及第一掩膜层205。

所述导电层224为单层结构或叠层结构，所述导电层224的材料为TiN、Ti、Ta、TaN、WN、Cu、Al或W。

本实施例以导电层224为单层结构为例，导电层224的材料为W。

在其他实施例中，导电层包括：位于所述开口底部和侧壁表面的扩散阻挡层、以及位于扩散阻挡层表面且填充满所述开口的导电体层。其中，所述导电阻挡层的材料为TiN、Ti、Ta、TaN或WN；所述导电体层的材料为Cu、Al或W。

由于开口侧壁具有良好的形貌，避免在开口侧壁表面产生缺陷区域，因此本实施例中在开口内填充的导电层224具有良好的质量，所述导电层224侧壁与介质层侧壁之间紧密接触，使得导电层224与介质层相接触的界面性能良好，防止导电层224中的金属离子通过导电层224与介质层接触的界面发生电迁移，且避免了相邻导电层224之间的距离过近。因此，本实施例形成的半导体结构的击穿电压较大，提高了半导体结构的抗击穿能力，改善了半导体结构的与时间相关介质击穿问题，优化了形成的半导体结构的电学性能。

本发明另一实施例还提供一种半导体结构的形成方法，图12至图16为本发明另一实施例提供的半导体结构形成过程的剖面结构示意图。

参考图12，提供基底300，所述基底300表面形成有介质层；在所述介质层表面形成第一掩膜层305，所述第一掩膜层305内形成有暴露出部分介质层表面的第一凹槽306。

本实施例中，所述介质层包括刻蚀停止层302以及位于刻蚀停止层302表面的主介质层303。

参考图13，以所述第一掩膜层305为掩膜，采用第一刻蚀工艺沿第一凹槽305刻蚀部第一厚度的介质层，在所述介质层中形成预开口311。

所述第一厚度大于等于介质层厚度的75％、且小于等于介质层厚度的90％。本实施例中，第一厚度大于等于主介质层203厚度的75％、且小于等于主介质层203厚度的90％。

参考图14，采用沉积工艺，在所述预开口311底部和侧壁表面沉积硅层312。

本实施例中，所述硅层312还位于第一掩膜层304表面。有关硅层312的作用和形成方法可参考前述实施例的说明，在此不再赘述。

参考图15，采用第二刻蚀工艺，刻蚀去除位于预开口311底部表面的硅层312(参考图14)，且刻蚀位于预开口311下方的第二厚度的介质层。

随着第二刻蚀工艺进行的时间推移，预开口311的底部位置向基底300表面方向下移，与第二刻蚀工艺之前相比，第二刻蚀工艺之后的预开口311的深度变深。

本实施例中，还刻蚀去除位于第一掩膜层305表面的硅层312。第二刻蚀工艺对预开口311底部表面的硅层312的刻蚀速率大于对预开口311侧壁表面的硅层312的刻蚀速率，使得当预开口311底部表面的硅层312被刻蚀去除，继续刻蚀位于预开口311下方的介质层的过程中，预开口311侧壁表面被硅层312覆盖，从而防止预开口311侧壁表面暴露在刻蚀环境中，避免对预开口311侧壁表面造成刻蚀损伤，因此后续在预开口311基础上形成的开口侧壁具有良好的形貌。

在一个实施例中，位于预开口311侧壁表面的硅层312被完全刻蚀去除 之前，停止所述第二刻蚀工艺。在另一实施例中，位于预开口311侧壁表面的硅层312被完全刻蚀去除时，停止所述第二刻蚀工艺。

有关第二刻蚀工艺的工艺参数可参考前述实施例的说明，在此不再赘述。

参考图16，重复循环前述的沉积工艺、第二刻蚀工艺，直至形成贯穿所述介质层的开口310，所述开口310底部暴露出基底200表面。

由于在第二刻蚀工艺之前在预开口311(参考图15)底部和侧壁表面形成有硅层312，所述硅层312在第二刻蚀工艺过程中起到保护预开口311侧壁的作用，防止第二刻蚀工艺对预开口311侧壁表面造成刻蚀损伤，因此随着第二刻蚀工艺进行时间的推移，在预开口311基础上形成的开口310侧壁具有良好的形貌，避免在开口310侧壁表面形成缺陷区域。

后续的工艺步骤包括：形成填充满所述开口310的导电层，所述导电层顶部与介质层顶部齐平；去除所述第一掩膜层305。

由于本实施例中形成的开口310侧壁具有良好的形貌，避免在开口310侧壁表面产生缺陷区域，因此在开口310中填充的导电层具有良好的质量，所述导电层侧壁与介质层侧壁之间紧密接触，使得导电层与介质层相接触的界面性能良好，防止导电层中的金属离子通过导电层与介质层接触的界面发生电迁移，且避免相邻导电层之间的距离过近。因此，本实施例形成的半导体结构的击穿电压较大，从而提高半导体结构的抗击穿能力，且改善半导体结构的与时间相关介质击穿问题，使得形成的半导体结构的电学性能得到提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。