具有改善的导通电阻值和改善的击穿电压的高压集成电路的制作方法

本申请要求于2015年11月23日提交的第10-2015-0163846号韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的各种实施例涉及高压集成器件，更具体地，涉及具有改善的导通电阻值和改善的击穿电压的高压集成器件。

背景技术：

具有控制器和驱动器二者功能的集成器件被称作为智能电源器件。通常，智能电源器件的输出电路可以被设计成包括以高压操作的高压集成器件，例如横向双扩散MOS(LDMOS)晶体管。在高压集成器件中，LDMOS晶体管的击穿电压，例如漏极结击穿电压和栅极电介质击穿电压是直接影响LDMOS晶体管的稳定操作的重要因素。另外，LDMOS晶体管的导通电阻(Ron)值也是影响LDMOS晶体管的电气特性的重要因素，例如LDMOS晶体管的电流驱动能力。

为了改善LDMOS晶体管的漏极结击穿电压，必须降低漏极区与沟道区之间的漂移区的掺杂浓度，或者必须增加与漂移区中的电流路径的长度相对应的漂移区中的载流子的漂移长度。然而，在这种情况下，LDMOS晶体管的电流驱动能力可能降低，并且LDMOS晶体管的导通电阻(Ron)增加。

相反地，如果漏极区与沟道区之间的漂移区的掺杂浓度增加，或者漂移区中的漂移长度减小，则可以减小LDMOS晶体管的导通电阻(Ron)，并且可以提高LDMOS晶体管的电流驱动能力。然而，可以降低LDMOS晶体管的漏极结击穿电压。即，在LDMOS晶体管中，导通电阻和漏极结击穿电压可以处于折中关系。

技术实现要素：

各种实施例涉及具有改善的导通电阻值和改善的击穿电压的高压集成器件。

根据一个实施例，一种高压集成器件包括：具有第一导电性的半导体层；具有第二导电性的源极区和具有第二导电性的漂移区，它们设置在半导体层内，并且通过沟道区而彼此间隔开；漏极区，具有第二导电性并且设置在漂移区内；栅绝缘层，设置在沟道区之上；第一场绝缘层和第二场绝缘层，设置在漂移区之上并且在沟道区与漏极区之间，其中，第一场绝缘层和第二场绝缘层彼此间隔开；绝缘层，设置在漂移区之上，并且位于第一场绝缘层与第二场绝缘层之间；以及栅电极，设置在栅绝缘层、第一场绝缘层、绝缘层以及第二场绝缘层之上，其中，第一场绝缘层与沟道区相邻接，而第二场绝缘层与漏极区相邻接。

根据另一个实施例，一种高压集成器件包括：具有第一导电性的半导体层；具有第二导电性的源极区和具有第二导电性的漂移区，它们设置在半导体层内，并且通过沟道区彼此间隔开；漏极区，具有第二导电性并且设置在漂移区内；栅绝缘层，设置在沟道区之上；至少三个场绝缘层，设置在漂移区之上，并且在沟道区与漏极区之间，其中，场绝缘层彼此间隔开；绝缘层，每个绝缘层设置在漂移区之上，并且每个绝缘层位于场绝缘层之间；以及栅电极，设置在栅绝缘层、场绝缘层和绝缘层之上。

附图说明

结合附图和所附具体的描述，本发明的各种实施例将变得更加显而易见。

图1为图示根据一个实施例的高压集成器件的截面图。

图2为图示图1所示的高压集成器件处于导通状态的截面图。

图3为图示图1所示的高压集成器件处于关断状态的截面图。

图4为图示根据另一个实施例的高压集成器件的截面图。

图5为图示根据另一个实施例的高压集成器件的截面图。

图6为图示根据另一个实施例的高压集成器件的截面图。

图7为图示根据另一个实施例的高压集成器件的截面图。

具体实施方式

将理解的是，尽管在本文中可以使用术语第一、第二、第三等来描述各种元件，但是这些元件不应当局限于这些术语。这些术语仅用于将一个元件与另一个元件区分开。因而，在不脱离本发明的教导的情况下，在一些实施例中的第一元件在其它实施例中可以被称为第二元件。

还将理解的是，当一个元件被称为位于另一个元件“上”、“之上”、“以上”、“下”、“之下”、“下方”、“侧面”或者“旁边”，其可以直接与另一个元件接触，或者在它们之间可以存在至少一个中间元件。因此，在本文中所使用的例如“上”、“之上”、“以上”、“下”、“之下”、“下方”、“侧面”或者“旁边”等的术语是出于仅描述两个元件的位置关系的目的，并非旨在限制本发明的范围。

还将理解的是，当一个元件被称为与另一个元件“连接”或者“耦接”时，其可以直接与其它元件连接或耦接，或者可以存在中间元件。相反地，当一个元件被称为与另一个元件“直接连接”或者“直接耦接”时，不存在中间元件。

图1为图示根据一个实施例的高压集成器件100的截面图。参见图1，高压集成器件可以为横向双扩散MOS(LDMOS)晶体管。高压集成器件100可以包括第一导电类型的半导体层102，例如P型半导体层。在一个实施例中，P型半导体层102可以为掺杂有P型杂质的衬底。在另一个实施例中，P型半导体层102可以为设置在衬底中的P型扩散层。在另一个实施例中，P型半导体层102可以为生长在衬底上的P型外延层。P型半导体层102可以具有由沟槽隔离层104限定的有源区。

P型体区106可以设置在P型半导体层102的第一上部。N型源极区110和P型体接触区112可以设置在P型体区106的上部。N型源极区110的侧壁可以直接接触P型体接触区112的侧壁。第一沟道区114形成在邻接于与P型体接触区112相对的N型源极区110的另一个侧壁的P型体区106的上部内。

N型源极区110和P型体接触区112可以共同地电连接至源极端子S。第二导电类型的漂移区108(例如，N型漂移区)可以设置在P型半导体层102的第二上部内。N型漂移区108可以设置成与P型体区106间隔开。P型体区106与N型漂移区108之间的P型半导体层102的上部可以与第二沟道区116相对应。

第一沟道区114和第二沟道区116组合，可以构成沟道区。沟道区的长度可以与N型源极区110与N型漂移区108之间的距离相对应。即，沟道区的长度可以为第一沟道区114的长度和第二沟道区116的长度之和。

N型漏极区118可以设置在N型漂移区108的上部内。N型漏极区118可以与漏极端子D电连接。沟道区114+116的上表面可以与N型漂移区108的上表面共面。

栅绝缘层120可以设置在第一沟道区114和第二沟道区116上。第一绝缘层131、第二绝缘层132和第三绝缘层133可以横向地设置在N型漂移区108上，并且在第二沟道区116与N型漏极区118之间。第一绝缘层131的侧壁可以直接接触栅绝缘层120的侧壁。与栅绝缘层120直接接触的第一绝缘层131的侧壁可以对齐于与第二沟道区116接触的N型漂移区108的侧壁。

与栅绝缘层120相对的第一绝缘层131的另一个侧壁可以直接接触第二绝缘层132的侧壁。与第一绝缘层131相对的第二绝缘层132的另一个侧壁可以直接接触第三绝缘层133的侧壁。与第二绝缘层132相对的第三绝缘层133的另一个侧壁可以与N型漏极区118的侧壁对齐。

在一个实施例中，第二绝缘层132可以大体上具有与栅绝缘层120相同的厚度。在另一个实施例中，第二绝缘层132可以具有大于栅绝缘层120的厚度的厚度。第一绝缘层131可以大体上具有与第三绝缘层相同的厚度，并且第一绝缘层131和第三绝缘层133可以比第二绝缘层132厚。在一个实施例中，第一绝缘层131和第三绝缘层133中的每个可以为第二绝缘层132的厚度的至少三十倍。

在将第一绝缘层131和第三绝缘层133用作场绝缘层时，第二绝缘层132可以用作栅绝缘层120，使得当高压集成器件100导通时，载流子(例如，电子)累积在N型漂移区108的上部内。沿着沟道长度方向测量的第一绝缘层131的第一长度L1可以大体上等于沿着沟道长度方向测量的第三绝缘层133的第二长度L2。在一个实施例中，第一绝缘层131和第三绝缘层133的每个可以包括例如高温氧化物(HTO)层的电介质层。

在第二沟道区116与N型漏极区118之间的N型漂移区108的上部可以分为第一N型漂移区108A、第二N型漂移区108B以及第三N型漂移区108C。第一N型漂移区108A可以与第一绝缘层131垂直重叠，并且可以接触第二沟道区116。第三N型漂移区108C可以与第三绝缘层133垂直重叠，并且可以接触N型漏极区118。第二N型漂移区108B可以与第二绝缘层132垂直重叠，并且可以与第一N型漂移区108A和第三N型漂移区108C之间的区域相对应。栅电极140可以设置在栅绝缘层120、第一绝缘层131、第二绝缘层132和第三绝缘层133上。栅电极140可以与栅极端子G电连接。

图2为图示图1所示的高压集成器件100处于导通状态的截面图。在图2中，与图1所用的相同的附图标记或者相同的附图标识符表示相同的元件。参见图2，当将接地电压(即，0V)施加至源极端子S，并且将大于阈值电压的正栅极电压(即，+Vg)以及正漏极电压(即，+Vd)分别地施加至栅极端子G和漏极端子D时，高压集成器件100可以导通。当高压集成器件100导通时，沟道反型层可以形成在第一沟道区114和第二沟道区116内。在这种情况下，如箭头所示，载流子(例如，电子)可以从N型源极区110经由沟道反型层和N型漂移区108的上部而向N型漏极区118漂移。因此，电流可以从漏极端子D流向源极端子S。

高压集成器件100的导通电阻特性会受到N型漂移区108内的电流路径长度和掺杂浓度(即，N型漂移区108的杂质浓度)的影响。例如，如果减小在N型漂移区108内的电子移动路径的长度，则可以改善高压集成器件100的导通电阻特性。相反地，如果增加在N型漂移区108内的电子移动路径的长度，则可以降低高压集成器件100的导通电阻特性。另外，如果N型漂移区108的掺杂浓度增大，则可以改善高压集成器件100的导通电阻特性。相反地，如果N型漂移区108的掺杂浓度降低，则可以降低高压集成器件100的导通电阻特性。

在N型漂移区109内的电子漂移长度的增加会导致高压集成器件100所占据的平面面积的增加。因而，在N型漂移区108内的电子漂移长度的增加可能不适用于高压集成半导体器件。当N型漂移区108的掺杂浓度增大时，可以改善高压集成器件100的导通电阻特性。然而，在这种情况下，会降低高压集成器件100的漏极结击穿电压特性。

根据实施例，当将正栅极电压+Vg施加至栅极端子G时，累积层180可以形成在第二N型漂移区108B内，并且在第二绝缘层132之下。累积层180内的N型杂质的浓度可以大于在N型漂移区108的其它区域内的N型杂质的浓度。因而，当导通高压集成器件100以设置累积层180时，可以增加从N型源极区110漂移向N型漏极区118的电子量，以改善高压集成器件100的导通电阻特性。即使在高压集成器件100导通时，累积层180中的N型杂质的浓度增加，由于用作场绝缘层的第一绝缘层131和第三绝缘层133(尤其地，第一绝缘层131)的存在，也不会增加与P型半导体层102和N型漂移区108之间的结相邻的N型漂移区108内的N型杂质的浓度。因而，可以不降低N型漂移区108的结击穿电压特性。

图3为图示图1所示的高压集成器件100的关断状态的截面图。在图3中，与图1所用的相同的附图标记或者相同的附图标识符表示相同的元件。参见图3，当将接地电压(即，0V)施加至源极端子S和栅极端子G，并且将正漏极关断电压(即，+Vdoff)施加至漏极端子D时，可以关断高压集成器件100。在这种情况下，由于将反向偏压施加为穿过在P型半导体层102与N型漂移区108之间的P-N结，所以可以耗尽与P-N结相邻的P型半导体层102与N型漂移区108。在这种情况下，如虚线190所示，可以加宽在N型漂移区108内并且在第二绝缘层132之下的耗尽区，以在高压集成器件100关断时改善N型漂移区108的结击穿电压特性。

图4为图示根据另一个实施例的高压集成器件200的截面图。参见图4，高压集成器件200可以包括第一导电类型的半导体层202，例如，P型半导体层。在一个实施例中，P型半导体层202可以为掺杂有P型杂质的衬底。在另一个实施例中，P型半导体层202可以为设置在衬底内的P型扩散层。在又一个实施例中，P型半导体层202可以为生长在衬底上的P型外延层。P型半导体层202可以具有由沟槽隔离层204限定的有源区。

P型体区206可以设置在P型半导体层202的第一上部内。N型源极区210和P型体接触区212可以设置在P型体区206的上部内。N型源极区210的侧壁可以直接接触P型体接触区212的侧壁。邻接于与P型体接触区212相对的N型源极区210的另一个侧壁的P型体区206的上部可以对应于第一沟道区214。

N型源极区210和P型体接触区212可以共同地电连接至源极端子S。第二导电类型的漂移区208(例如，N型漂移区)可以设置在P型半导体层202的第二上部内。N型漂移区208可以设置成与P型体区206间隔开。

在P型体区206与N型漂移区208之间的P型半导体层202的上部可以与第二沟道区216相对应。第一沟道区214和第二沟道区216组合，可以构成沟道区。沟道区的长度可以与N型源极区210和N型漂移区208之间的距离相对应。即，沟道区的长度可以为第一沟道区214的长度和第二沟道区214的长度之和。N型漏极区218可以设置在N型漂移区208的上部内。N型漏极区218可以与漏极端子D电连接。

栅绝缘层220可以设置在第一沟道区214和第二沟道区216上。第一绝缘层231、第二绝缘层232和第三绝缘层233可以横向设置(即，以并排方式)在第二沟道区216与N型漏极区218之间的N型漂移区208上。第一绝缘层231可以具有第一侧壁231S1和第二侧壁231S2，它们沿着沟道长度方向彼此间隔开，并且彼此相对。第一绝缘层231的第一侧壁231S1可以直接接触栅绝缘层220的侧壁。第一绝缘层231的第一侧壁231S1可以对齐于与第二沟道区216接触的N型漂移区208的侧壁。第一绝缘层231的第二侧壁231S2可以直接接触第二绝缘层232的侧壁。

第一绝缘层231的第一侧壁231S1和第二侧壁231S2可以具有倾斜的轮廓。即，第一绝缘层231的第一侧壁231S1和第二侧壁231S2可以具有正的倾斜轮廓，使得第一绝缘层231在沟道长度方向上的长度从N型漂移区208的上表面起向上逐渐地减小。

第三绝缘层233可以具有第一侧壁233S1和第二侧壁233S2，它们沿着沟道长度方向彼此间隔开，并且彼此相对。第三绝缘层233的第一侧壁233S1可以直接接触与第一绝缘层231相对的第二绝缘层232的另一个侧壁。第三绝缘层233的第二侧壁233S2可以与N型漏极区218的侧壁对齐。

第三绝缘层233的第一侧壁233S1和第二侧壁233S2可以具有倾斜的轮廓。即，第三绝缘层233的第一侧壁233S1和第二侧壁233S2可以具有正的倾斜轮廓，使得第三绝缘层233在沟道长度方向上的长度从N型漂移区208的上表面起向上逐渐地减小。由于第一绝缘层231和第三绝缘层233的侧壁具有正的倾斜轮廓，所以可以降低穿过与第一绝缘层231邻接的栅绝缘层220的边缘的电场，以及穿过与第一绝缘层231和第三绝缘层233邻接的第二绝缘层232的两个边缘的电场。

在一个实施例中，第二绝缘层232可以具有大体上与栅绝缘层220相同的厚度。在另一个实施例中，第二绝缘层232可以具有大于栅绝缘层220的厚度的厚度。第一绝缘层231可以具有大体上与第三绝缘层233相同的厚度，并且第一绝缘层231和第三绝缘层233可以比第二绝缘层232厚。

在一个实施例中，第一绝缘层231和第三绝缘层233中的每个可以为第二绝缘层232的厚度的至少三十倍。在将第一绝缘层231和第三绝缘层233用作场绝缘层时，第二绝缘层232可以用作栅绝缘层220，使得当高压集成器件200导通时，载流子(例如，电子)累积在N型漂移区208的上部内。

第一绝缘层231在沟道长度方向上的长度可以大体上等于第三绝缘层233在沟道长度方向上的长度。在一个实施例中，第一绝缘层231和第三绝缘层233可以包括电介质层，例如高温氧化物(HTO)层。

在第二沟道区216与N型漏极区218之间的N型漂移区208的上部可以分成第一N型漂移区208A、第二N型漂移区208B和第三N型漂移区208C。第一N型漂移区208A可以与第一绝缘层231垂直重叠，并且可以接触第二沟道区216。第三N型漂移区208C可以与第三绝缘层233垂直重叠，并且可以接触N型漏极区218。第二N型漂移区208B可以与第二绝缘层232垂直重叠，并且可以对应于第一N型漂移区208A与第三N型漂移区208C之间的区域。

当高压集成器件200导通时，累积层280可以形成在第二N型漂移区208B的上部内，并且减小高压集成器件200的导通电阻值。栅电极240可以设置在栅绝缘层220、第一绝缘层231、第二绝缘层232和第三绝缘层233上。栅电极240可以与栅极端子G电连接。

图5为图示根据另一实施例的高压集成器件300的截面图。参见图5，高压集成器件300可以包括第一导电类型的半导体层302，例如，P型半导体层。在一个实施例中，P型半导体层302可以为掺杂有P型杂质的衬底。在另一个实施中，P型半导体层302可以为设置在衬底内的P型扩散层。在又一个实施例中，P型半导体层302可以为生长在衬底上的P型外延层。P型半导体层302可以具有由沟槽隔离层304限定的有源区。

P型体区306可以设置在P型半导体层302的第一上部内。N型源极区310和P型体接触区312可以设置在P型体区306的上部内。N型源极区310的侧壁可以直接接触P型体接触区312的侧壁。邻接于与P型体接触区312相对的N型源极区310的另一个侧壁的P型体区306的上部可以对应于第一沟道区314。N型源极区310和P型体接触区312可以共同地电连接至源极端子S。

第二导电类型的漂移区308(例如，N型漂移区)可以设置在P型半导体层302的第二上部内。N型漂移区308可以设置成与P型体区306间隔开。P型体区306与N型漂移区308之间的P型半导体层302的上部可以对应于第二沟道区316。

第一沟道区314和第二沟道区316组合，可以构成沟道区。沟道区的长度可以对应于N型源极区310与N型漂移区308之间的距离。即，沟道区的长度可以为第一沟道区314的长度与第二沟道区316的长度之和。N型漏极区318可以设置在N型漂移区308的上部内。N型漏极区318可以与漏极端子D电连接。

栅绝缘层320可以设置在第一沟道区314和第二沟道区316上。第一绝缘层331、第二绝缘层332和第三绝缘层333可以横向设置在第二沟道区316与N型漏极区318之间的N型漂移区308上。

第一绝缘层331的侧壁可以直接接触栅绝缘层320的侧壁。与栅绝缘层320直接接触的第一绝缘层331的侧壁可以对齐于与第二沟道区316接触的N型漂移区308的侧壁。与栅绝缘层320相对的第一绝缘层331另一个侧壁可以直接接触第二绝缘层332的侧壁。

与第一绝缘层331相对的第二绝缘层332的另一个侧壁可以直接接触第三绝缘层333的侧壁。与第二绝缘层332相对的第三绝缘层333的另一个侧壁可以与N型漏极区318的侧壁对齐。尽管在图5中未示出，但是如参照图4所述，第一绝缘层331和第三绝缘层333中的每个的两个侧壁可以具有正的倾斜轮廓。

在一个实施例中，第二绝缘层332可以具有与栅绝缘层320大体上相同的厚度。在另一个实施例中，第二绝缘层332可以具有大于栅绝缘层320的厚度的厚度。第一绝缘层331可以具有大体上与第三绝缘层333相同的厚度，并且第一绝缘层331和第三绝缘层333的每个可以比第二绝缘层332厚。

在一个实施例中，第一绝缘层331和第三绝缘层333中的每个可以为第二绝缘层332的厚度的至少三十倍。在将第一绝缘层层331和第三绝缘层333用作场绝缘层时，第二绝缘层332可以用作栅绝缘层层320，使得当高压集成器件300导通时，载流子(例如，电子)累积在N型漂移区308的上部内。

第一绝缘层331在沟道长度方向上的第一长度L3可以小于第三绝缘层333在沟道长度方向上的第二长度L4。在一个实施例中，第三绝缘层333的第二长度L4可以为第一绝缘层331的第一长度L3的至少1.2倍。

当与N型漏极区318邻接的第三绝缘层333的第二长度L4增大时，在高压集成器件300操作时可以降低穿过具有相对减小的厚度的第二绝缘层332而产生的电场。因此，可以增大可允许的最大栅极电压和/或可允许的最大漏极电压而不击穿第二绝缘层332。在一个实施例中，第一绝缘层331和第三绝缘层333可以包括电介质层，例如高温氧化物(HTO)层。

第二沟道区316与N型漏极区318之间的N型漂移区308的上部可以分成第一N型漂移区308A、第二N型漂移区308B和第三N型漂移区308C。第一N型漂移区308A可以与第一绝缘层331垂直重叠，并且可以接触第二沟道区316。第三N型漂移区308C可以与第三绝缘层333垂直重叠，并且可以接触N型漏极区318。第二N型漂移区308B可以与第二绝缘层332垂直重叠，并且可以对应于在第一N型漂移区308A和第三N型漂移区308C之间的区域。

当高压集成器件300导通时，累积层380可以形成在第二N型漂移区308B的上部内，并且减小高压集成器件300的导通电阻值。栅电极340可以设置在栅绝缘层320、第一绝缘层331、第二绝缘层332和第三绝缘层333上。栅电极340可以与栅极端子G电连接。

图6为图示根据另一个实施例的高压集成器件400的截面图。参见图6，高压集成器件400可以包括第一导电类型的半导体层402，例如，P型半导体层。在一个实施例中，P型半导体层402可以为掺杂有P型杂质的衬底。在另一个实施例中，P型半导体层402可以为设置在衬底内的P型扩散层。在又一个实施例中，P型半导体层402可以为生长在衬底上的P型外延层。P型半导体层402可以具有由沟槽隔离层404限定的有源区。

P型体区406可以设置在P型半导体层402的第一上部内。N型源极区410和P型体接触区412可以设置在P型体区406的上部内。N型源极区410的侧壁可以直接接触P型体接触区412的侧壁。邻接于与P型体接触区412相对的N型源极区410的另一个侧壁的P型体区406的上部可以对应于第一沟道区414。N型源极区410和P型体接触区412可以共同地电连接至源极端子S。

第二导电类型的漂移区408(例如，N型漂移区)可以设置在P型半导体层402的第二上部内。N型漂移区408可以设置成与P型体区406间隔开。P型体区406与N型漂移区408之间的P型半导体层402的上部可以对应于第二沟道区416。第一沟道区414和第二沟道区416组合，可以构成沟道区。沟道区的长度可以对应于N型源极区410与N型漂移区408之间的距离。即，沟道区的长度可以为第一沟道区414的长度与第二沟道区416的长度之和。N型漏极区418可以设置在N型漂移区408的上部内。N型漏极区418可以与漏极端子D电连接。

栅绝缘层420可以设置在第一沟道区414和第二沟道区416上。第一绝缘层431、第二绝缘层432、第三绝缘层433、第四绝缘层434和第五绝缘层435可以横向设置在N型漂移区408上，并且在第二沟道区416与N型漏极区418之间。第一绝缘层431的侧壁可以直接接触栅绝缘层420的侧壁。与栅绝缘层420直接接触的第一绝缘层431的侧壁可以对齐于与第二沟道区416接触的N型漂移区的侧壁。

与栅绝缘层420相对的第一绝缘层431的另一个侧壁可以直接接触第二绝缘层432的侧壁。与第一绝缘层431相对的第二绝缘层432的另一个侧壁可以直接接触第三绝缘层433的侧壁。与第二绝缘层432相对的第三绝缘层433的另一个侧壁可以直接接触第四绝缘层434的侧壁。与第三绝缘层433相对的第四绝缘层434的另一个侧壁可以直接接触第五绝缘层435的侧壁。与第四绝缘层434相对的第五绝缘层435的另一个侧壁可以与N型漏极区418的侧壁对齐。尽管在图6中未示出，但是如参照图4所述，第一绝缘层431、第三绝缘层433和第五绝缘层435中的每个的两个侧壁可以具有正的倾斜轮廓。

在一个实施例中，第二绝缘层432和第四绝缘层434可以具有大体上与栅绝缘层420相同的厚度。在另一个实施例中，第二绝缘层432和第四绝缘层434可以具有大于栅绝缘层420的厚度的厚度。第一绝缘层431、第三绝缘层433和第五绝缘层435可以具有大体上相同的厚度，以及第一绝缘层431、第三绝缘层433和第五绝缘层435可以比第二绝缘层432和第四绝缘层434厚。

在一个实施例中，第一绝缘层431、第三绝缘层433和第五绝缘层435中的每个可以为第二绝缘层432或者第四绝缘层434的至少三十倍。在将第一绝缘层431、第三绝缘层433和第五绝缘层435用作场绝缘层时，第二绝缘层432和第四绝缘层434可以用作如同栅绝缘层，使得载流子(例如，电子)在高压集成器件400导通时累积在N型漂移区408的上部内。

第一绝缘层431在沟道长度方向上的第一长度L5、第三绝缘层433在沟道长度方向上的第二长度L6以及第五绝缘层435在沟道长度方向上的第三长度L7可以大体上彼此相等。在一个实施例中，第一绝缘层431、第三绝缘层433和第五绝缘层435可以包括电介质层，例如高温氧化物(HTO)层。

第二沟道区416与N型漏极区418之间的N型漂移区408的上部可以分成第一N型漂移区408A、第二N型漂移区408B、第三N型漂移区408C、第四N型漂移区408D以及第五N型漂移区408E。第一N型漂移区408A可以与第一绝缘层431垂直重叠并且可以接触第二沟道区416。第三N型漂移区408C可以与第三绝缘层433垂直重叠。第五N型漂移区408E可以与第五绝缘层435垂直重叠，并且可以接触N型漏极区418。

第二N型漂移区408B可以与第二绝缘层432垂直重叠，并且可以对应于在第一N型漂移区408A和第三N型漂移区408C之间的区域。第四N型漂移区408D可以与第四绝缘层434垂直重叠，并且可以对应于在第三N型漂移区408C和第五N型漂移区408E之间的区域。

当高压集成器件400导通时，第一累积层481和第二累积层482可以分别地形成在第二N型漂移区408B的上部和第四N型漂移区408D的上部内。因此，可以降低高压集成器件400的导通电阻值。栅电极440可以设置在栅绝缘层420、第一绝缘层431、第二绝缘层432、第三绝缘层433、第四绝缘层434和第五绝缘层435之上。栅电极440可以与栅极端子G电连接。

根据参照图6所述的实施例，可以通过适当地调节第二绝缘层432的长度(即，第一绝缘层431与第三绝缘层433之间的距离)和第四绝缘层434的长度(即，第三绝缘层433与第五绝缘层435之间的距离)来控制第一累积层481的长度和第二累积层482的长度。尽管图6图示了绝缘层(即，用作场绝缘层的第一绝缘层431、第三绝缘层433和第五绝缘层435)的数目为3的示例，但是本发明不限于此。

例如，在一些实施例中，可以将用作场绝缘层的四个或者更多个绝缘层设置在N型漂移区408上。在这种情况下，可以将用作场绝缘层的绝缘层和具有小于场绝缘层厚度的厚度的其它绝缘层沿沟道长度方向交替地设置在N型漂移区408上。在任何情况下，可以将用作场绝缘层的绝缘层中的两个设置成分别地与第二沟道区416和N型漏极区418相邻接。

图7为图示根据另一个实施例的高压集成器件500的截面图。参见图7，高压集成器件500可以包括第一导电类型的半导体层502，例如，P型半导体层。在一个实施例中，P型半导体层502可以为掺杂有P型杂质的衬底。在另一个实施例中，P型半导体层502可以为设置在衬底内的P型扩散层。在又一个实施例中，P型半导体层502可以为生长在衬底上的P型外延层。P型半导体层502可以具有通过沟槽隔离层504限定的有源区。

P型体区506可以设置在P型半导体层502的第一上部内。N型源极区510和P型体接触区512可以设置在P型体区506的上部内。N型源极区510的侧壁可以直接接触P型体接触区512的侧壁。邻接于与P型体接触区512相对的N型源极区510的另一个侧壁的P型体区506的上部可以对应于第一沟道区514。N型源极区510和P型体接触区512可以共同地电连接至源极端子S。

第二导电类型的漂移区508(例如，N型漂移区)可以设置在P型半导体层502的第二上部内。N型漂移区508可以设置成与P型体区506间隔开。P型体区506与N型漂移区508之间的P型半导体层502的上部可以对应于第二沟道区516。第一沟道区514和第二沟道区516组合，可以构成沟道区。

沟道区的长度可以对应于N型源极区510与N型漂移区508之间的距离。即，沟道区的长度可以为第一沟道区514的长度与第二沟道区516的长度之和。N型漏极区518可以设置在N型漂移区508的上部内。N型漏极区518可以与漏极端子D电连接。

栅绝缘层520可以设置在第一沟道区514和第二沟道区516上。第一绝缘层531、第二绝缘层532、第三绝缘层533、第四绝缘层534和第五绝缘层535可以横向地设置在第二沟道区516与N型漏极区518之间的N型漂移区508上。第一绝缘层531的侧壁可以直接接触栅绝缘层520的侧壁。与栅绝缘层520直接接触的第一绝缘层531的侧壁可以对齐于与第二沟道区516接触的N型漂移区508的侧壁。

与栅绝缘层520相对的第一绝缘层531的另一个侧壁可以直接接触第二绝缘层532的侧壁。与第一绝缘层531相对的第二绝缘层532的另一个侧壁可以直接接触第三绝缘层533的侧壁。与第二绝缘层532相对的第三绝缘层533的另一个侧壁可以直接接触第四绝缘层534的侧壁。

与第三绝缘层533相对的第四绝缘层534的另一个侧壁可以直接接触第五绝缘层535的侧壁。与第四绝缘层534相对的第五绝缘层535的另一个侧壁可以与N型漏极区518对齐。尽管在图7中未示出，但是如参照图4所述，第一绝缘层531、第三绝缘层533和第五绝缘层535中的每个的两个侧壁可以具有正的倾斜轮廓。

在一个实施例中，第二绝缘层532和第四绝缘层534可以具有大体上与栅绝缘层520相同的厚度。在另一个实施例中，第二绝缘层532和第四绝缘层534中的每个可以具有大于栅绝缘层520的厚度的厚度。第一绝缘层531、第三绝缘层533和第五绝缘层535可以具有大体上彼此相同的厚度。第一绝缘层531、第三绝缘层533和第五绝缘层535可以比第二绝缘层532和第四绝缘层534厚。

在一个实施例中，第一绝缘层531、第三绝缘层533和第五绝缘层535中的每个可以为第二绝缘层532或者第四绝缘层534的厚度的至少三十倍。当将第一绝缘层531、第三绝缘层533和第五绝缘层535用作场绝缘层时，第二绝缘层532和第四绝缘层534可以用作栅绝缘层520，使得载流子(例如，电子)在高压集成器件500导通时累积在N型漂移区508的上部内。

第一绝缘层531在沟道长度方向上的第一长度L8、第三绝缘层533在沟道长度方向上的第二长度L9以及第五绝缘层535在沟道长度方向上的第三长度L10可以彼此不同。第一绝缘层531的第一长度L8可以小于第三绝缘层533的第二长度L9。第五绝缘层535的第三长度L10可以大于第三绝缘层533的第二长度L9。

在一个实施例中，第三绝缘层533的第二长度L9可以为第一绝缘层531的第一长度L8的至少1.2倍。第五绝缘层535的第三长度L10可以为第三绝缘层533的第二长度L9的至少1.2倍。由于邻接于N型沟道区518的第五绝缘层535的第三长度L10大于第一绝缘层531和第二绝缘层532的其它的第一长度L8和第二长度L9，所以当高压集成器件500操作时可以降低穿过具有相对减小的厚度的第五绝缘层534而产生的电场。因而，可以增大可允许的最大栅极电压和/或可允许的最大漏极电压而不会引起第四绝缘层534的击穿。在一个实施例中，第一绝缘层531、第二绝缘层533和第五绝缘层535可以包括电介质层，例如高温氧化物(HTO)层。

第二沟道区516与N型漏极区518之间的N型漂移区508的上部可以分成第一N型漂移区508A、第二N型漂移区508B、第三N型漂移区508C、第四N型漂移区508D和第五N型漂移区508E。第一N型漂移区508A可以与第一绝缘层531垂直重叠，并且可以接触第二沟道区516。第三N型漂移区508C可以与第三绝缘层533垂直重叠。第五N型漂移区508E可以与第五绝缘层535垂直重叠，并且可以接触N型漏极区518。

第二N型漂移区508B可以与第二绝缘层532垂直重叠，并且可以对应于第一N型漂移区508A与第三N型漂移区508C之间的区域。第四N型漂移区508D可以与第四绝缘层534垂直重叠，并且可以对应于第三N型漂移区508C与第五N型漂移区508E之间的区域。

当高压集成器件500导通时，第一累积层581和第二累积层582可以分别地形成在第二N型漂移区508B的上部和第四N型漂移区508D的上部内。因此，可以降低高压集成器件500的导通电阻值。栅电极540可以设置在栅绝缘层520、第一绝缘层531、第二绝缘层532、第三绝缘层533、第四绝缘层534和第五绝缘层535上。栅电极540可以与栅极端子G电连接。

根据参照图7所述的实施例，可以通过适当地调节第二绝缘层532的长度(即，第一绝缘层531与第三绝缘层533之间的距离)和第四绝缘层534的长度(即，第三绝缘层533与第五绝缘层535之间的距离)来控制第一累积层581的长度和第二累积层582的长度。尽管图7图示了绝缘层(即，用作场绝缘层的第一绝缘层531、第三绝缘层533和第五绝缘层535)的数目为3的示例，但是本发明不限于此。

例如，在一些实施例中，可以将用作场绝缘层的四个或者更多个绝缘层设置在N型漂移区508上。在这种情况下，可以将用作场绝缘层的绝缘层和分别具有小于场绝缘层厚度的厚度的其它绝缘层沿沟道长度方向交替地设置在N型漂移区508上。在任何情况下，可以将用作场绝缘层的绝缘层中的两个设置成分别地与第二沟道区516和N型漏极区518相邻接。另外，与N型漏极区518最接近的用作场绝缘层的绝缘层的长度可以大于用作场绝缘层的其它绝缘层的长度。

出于说明性的目的，以上已经描述了本发明的实施例。本领域的技术人员将理解的是，在不脱离所附权利要求所公开的本发明的范围和精神的情况下，可以进行不同的修改、增加以及替换。