绝缘壁及其制造方法与流程

优先权请求

本申请要求于2016年3月22日提交的法国专利申请号16/52441的优先权，其公开内容在法律允许的最大程度上通过整体引用并入于此。

本公开涉及一种绝缘壁及其制造方法。

背景技术：

在许多集成电路中，特别地，在像素中，绝缘壁被布置在半导体区域之间以便它们彼此绝缘。更特别地，这里考虑了绝缘壁由绝缘导体制成的情况，即，绝缘壁形成在沟槽(trench)中，该沟槽的壁和底部涂覆有绝缘材料沟槽中，并且该沟槽填充导电材料。

图1a、图1b和图1c图示了包括由绝缘导体制成的绝缘壁的像素1的示例，图1a是像素的俯视图，并且图1b和图1c是像素沿着图1a相应平面bb和平面cc的横截面视图。该示例与在通过引用并入的于2016年4月22日提交的美国专利申请号15/136569(与于2015年10月30日提交的法国专利申请号15/60422相对应)中所描述的像素实施例相对应。

像素1是适于所谓的全局快门(globalshutter)控制模式的图像传感器的像素，并且包括光敏区、电荷储存区或者存储区、和耦合到读取电路的读取区。在全局快门控制模式中，在集成阶段期间在每个传感器像素的光敏区中累积的光生(photogenerated)电荷被同时传递到对应的存储区中，然后，完整的图像被存储在所有存储区中。然后，在下一集成阶段期间，通过将存储在存储区中的电荷传递至对应的读取区可以读取所存储的图像。

像素1形成于轻掺杂p型半导体衬底3(p^-)的内部以及顶部上。像素1的光敏区包括掺杂水平n1的n型掺杂阱(well)5。在衬底上表面处，阱5涂覆有重掺杂p型薄层7(p⁺)。因此，阱5与衬底3一起形成垂直钉扎(pin)光电二极管或者感光点pd的结点(junction)。像素1的存储区包括掺杂水平n2的n型掺杂阱9，阱9涂覆有p⁺型薄层7。因此，阱9与衬底3一起形成垂直钉扎光电二极管sd的结点。选择阱5和阱9的尺寸和掺杂水平n1和n2以使二极管sd的存储容量大于或者等于光电二极管pd的存储容量。

存储区邻近光敏区的边缘(在图1a的底部)，并且在与该边缘平行的方向上纵向(lengthwise)延伸。存储区由两个分离的部分横向(laterally)划定，或者由涂覆有绝缘材料层17的由导电材料15制成的绝缘壁的绝缘垂直电极11和13横向划定。绝缘壁向下穿透进入衬底至深度大于或者等于阱9的深度。电极11被布置在光敏区和存储区之间，并且充分划定了存储区的第一大侧面。电极13包括部分13a，该部分13a与电极11平行，充分划定存储区的第二大侧面。在存储区的第一端处，电极13进一步包括延伸部13b(extension)，该延伸部13b从部分13a延伸至光敏区以与电极11的第一端相对(在图1a的左手侧)。电极11的该端和延伸部13b的该相对部分限定光敏区和存储区之间的开口19，而光敏区的阱5延伸贯穿直至存储区的阱9。

像素1的后端区包括半导体区域21，该半导体区域21比阱5和阱9更重n型掺杂(n⁺)。区域21在衬底3中从其上表面向下延伸至深度小于阱9的深度。区域21被布置在存储区的第二端处(在图1a的右手侧)，与和存储区一致的阱9相对。衬底的部分23将阱9与区域21分开。水平绝缘栅极或者控制栅极被布置在衬底的部分23的顶部上并与之接触。该栅极形成mos晶体管25的栅极，而其沟道形成区域与衬底3的部分23相对应，并且其源极区域和漏极区域与阱9和区域21相对应。因此，存储区从光敏区延伸至晶体管25。

绝缘壁进一步包括与电极11和电极13分开的绝缘部分或者垂直电极27，以及与电极11、电极13和电极27分开的垂直电极29的绝缘部分。电极27划定不与存储区邻接的光敏区的大部分侧面。电极或者反电极(counterelectrode)29平行于电极11从光敏区的边缘延伸超出电极11的第二端(在图1a的右手侧上)至在电极11的第一端前面(在图1a的左手侧上)停止。电极29部分地划定存储区侧面上的光敏区。

为了形成电极11，13，27和29，根据与所期望的电极形状相对应的图案，蚀刻从其上表面垂直穿透到衬底3中的沟槽。沟槽的侧壁和底部涂覆有绝缘材料17，在这之后沟槽填充导电材料15。

金属化件(metallization，未示出)将电极11和电极13的导体15电连接至节点ctrl1，将电极27和电极29的导体15电连接至节点vpol，将晶体管25的栅极电连接至节点ctrl2，并且将区域21的上表面电连接至像素读取电路的节点sn(未示出)。通过多个传感器像素所共用的像素控制电路来提供被施加到像素的节点ctrl1和节点ctrl2的控制电位。

像素1旨在接收衬底3的上表面或者前表面侧上的照明，并且包括不透光屏幕(未示出)，该不透光屏幕位于衬底3的上表面侧而且掩膜(mask)除了其光敏区之外的像素的整个表面。

现在，将对像素1的操作进行描述。

在集成阶段，衬底3和节点vpol和ctrl1处于相同参考电压。该电位可以是地电位，或者可以相对于地是负电位，例如，量级为-1v。这种电极会偏置引起空穴沿着这些电极的壁的累积，特别地，在开口19中。选择开口19、层7、阱5和阱9的尺寸，以及衬底3、层7、阱5和阱7的掺杂水平，以使在没有照明和光生电荷的情况下，完全耗尽(deplete)阱5和阱9，特别地，在开口19的水平处，其中，阱5的耗尽电位低于阱5的其余部分的耗尽电位。然后，在阱5中形成电位阱，并且在阱9中形成电位阱。这些阱的电位水平取决于掺杂水平、以及电极和衬底的偏置电位。当像素1被照明时，在光电二极管pd中电子/空穴对被光生，并且所光生的电子被吸引并且被捕获在阱5中，其然后形成电荷累积区域。在开口19的水平处，阱5保持完全耗尽，这阻止电子在阱5和阱9之间交换。

在光电二极管pd的阱5中累积的电子向存储区的阱9传递的阶段中，节点ctrl1被设定为足够高的电压，例如，范围为2v至4v，以将阱5在开口19的水平下的电位设定为比在积分阶段期间的光电二极管pd中电位阱的最大电位更高的电位，并且将阱9中的电位阱的最大电位设定为比在开口19的水平处的阱5中的电位更高的电位。因此，经由开口19，所有包含在阱5中的光生电子被传递至阱9。在传递阶段期间，节点vpol和衬底3保持处于与在集成阶段期间相同的参考电位。

为了读取存储在存储区中的电子，晶体管25被设定为导电状态，这使得电子从阱9向耦合到像素读取电路的区域21传递。在其余时间，晶体管25处于非导电状态，这防止电子从存储区向区域21传送。

像素1的缺点是耦合到节点sn的区域21和衬底3的部分23不是由绝缘结构横向划定。因此，在从存储区向区域21传递电荷期间，电荷可能丢失。进一步地，在光敏区中所光生和所累积的电荷可以到达区域21，而先前并没有被传递到存储区。反电极29使得能够限制这种在光敏区和读取区之间的直接电荷交换，但是这引起像素的光敏区的减小。

因此，期望具有一种绝缘壁，其使得能够划定像素的半导体区域并且克服现有绝缘壁的至少一些缺点。

技术实现要素：

因此，实施例提供了一种像素，包括：半导体层；电荷累积层，该电荷累积层在半导体层中延伸；晶体管，该晶体管具有向下穿透进入所述层至第一深度的源极区域或者漏极区域；绝缘壁，该绝缘壁从其上表面穿透进入所述层并且包含连接至电位施加的节点的绝缘导体，该壁至少包括设有向下穿透进入导体至第二深度的深绝缘插头(plug)的部分，该第二深度大于第一深度；和壁的连续部分，该壁的连续部分至少部分地横向划定电荷累积区、并且包括至少部分地横向划定所述晶体管的源极区域或者漏极区域的深插头的壁部分。

根据实施例，该像素进一步包括从电荷累积区延伸至所述晶体管的电荷储存区，该电荷储存区至少部分地由壁的连续部分来划定，所述晶体管至少部分地由壁的连续部分的深插头部分来横向划定。

根据实施例，所述晶体管的沟道形成区域至少部分地由壁的连续部分的深插头部分来划定。

根据实施例，所述晶体管的漏极区域或者源极区域形成像素的读取区。

根据实施例，壁的连续部分进一步包括设有向下穿透进入导电材料至第三深度的浅绝缘插头的部分，该第三深度小于第一深度。

根据实施例，该壁包括另一连续部分，该另一连续部分包括具有至少部分地划定光敏区的浅插头的壁部分。

根据实施例，该像素进一步包括在光敏区附近的半导体层内部或者顶部上形成的另一晶体管，该另一连续部分进一步包括具有至少部分地横向划定所述另一晶体管的深插头的壁部分。

实施例提供了一种制造在半导体层内部和顶部上形成的像素的方法，该方法包括连续步骤：

(a)在所述层的上表面上形成设有开口的第一掩模；

(b)将沟槽从开口蚀刻到所述层中，在沟槽的壁上形成绝缘涂层；并且使用导体向上填充沟槽至第一水平，该第一水平低于第一掩模的上部水平；

(c)在沟槽的部分中，向下除去导体的部分至第二水平，该第二水平低于第一水平、并且低于所述层的上表面的水平；和

(d)形成向上填充沟槽至第三水平的绝缘材料，该第三水平高于或者等于第一掩模的上部水平。

根据实施例，步骤(b)包括：

(b1)在沉积绝缘涂层之后，使用导体向上填充沟槽至第一掩模的上部水平；和

(b2)向下蚀刻导体至第一水平。

根据实施例，步骤(b1)包括连续步骤：

使用导体向上填充沟槽至第一掩模的第四上部水平；和

通过化学机械抛光向下平整导体至第一掩模的上部水平。

根据实施例，步骤(c)包括：

(c1)形成第二掩模，该第二掩模覆盖除了沟槽的所述部分之外的沟槽；和

(c2)向下蚀刻导体至第二水平。

根据实施例，步骤(d)包括：

(d1)向上沉积绝缘材料至第五水平，该第五水平高于第三水平；和

(d2)通过化学机械抛光平整以向下除去绝缘材料至第三水平。

根据实施例，第一水平低于所述层的上表面的水平。

根据实施例，第三水平等于第一掩模的上部水平，在步骤(d)之后，该方法进一步包括除去第一掩模的步骤(e)。

根据实施例，在步骤(e)之后，该方法进一步包括通过化学机械抛光平整以向下除去绝缘材料至所述层的上表面的步骤(f)。

附图说明

结合附图将在以下具体实施例的非限制性描述中详细地讨论前述和其它特征和优点，其中：

先前所描述的图1a至图1c示意性地示出了像素的示例；

图2a至图2c示意性地示出了像素的另一示例；

图3a至图3d示意性地示出了像素的实施例；

图4a至图4c、图5a至图5c、图6a至图6c、以及图7a至图7c图示了图3a至图3d的像素制造方法的实施例的连续步骤；和

图8示意性地示出了图3a至图3d中包括该类型的两个像素的设备的实施例。

具体实施方式

在各种附图中，已经使用相同附图标记指代相同元件，进一步地，各种附图没有按比例绘制。为了清楚起见，已经仅仅示出并且详述用于理解所描述的实施例的步骤和元件。

在以下描述中，“左”、“右”、“顶部”、“上方”、“上部”、“下部”、“水平”、“垂直”、“底部”、“顶部”等术语是指对应附图中所涉及的元件的方位。

图2a至图2c示出了像素31的示例，该像素31适于全局快门控制并且包括由绝缘导体制成的绝缘壁。

像素形成在轻掺杂p型半导体衬底或者半导体层33(p^-)的内部和顶部上，例如，衬底33由硅制成。类似于像素1，像素31包括光敏区、存储区和耦合至该像素的读取电路的读取区。像素31的光敏区包括掺杂水平n1的n型掺杂阱35，在衬底33上表面上涂覆有重掺杂p型薄层37(p⁺)。因此，阱35与衬底33一起形成垂直钉扎光电二极管pd'的结点。像素31的存储区邻近光敏区的边缘，并且在平行于该边缘的方向上纵向延伸。存储区包括掺杂水平n2的n型掺杂阱39，涂覆有薄层37。因此。阱39与衬底33一起形成垂直钉扎光电二极管sd'的结点。选择层37、阱35和阱39的尺寸，以及衬底33、层37、阱35和阱39的掺杂水平以与像素1的衬底3、层7、阱5和阱9的尺寸和掺杂水平相类似。像素31的读取区包括重掺杂n型区域41(n⁺)，从其上表面向下延伸进入衬底33至深度小于阱39的深度。读取区41被布置在存储区的第一端的侧面上(在图2a的右手侧上)，与阱39相对，接着是存储区，衬底33的部分43将读取区41和阱39分开。被布置在衬底的部分43的顶部上并与之接触的控制栅极形成mos晶体管45的栅极，而其关闭或者打开状态调节在存储区中累积的所光生的电荷向读取区41的传递。

如同像素1，像素31包括涂覆有绝缘材料层17的由导电材料15制成的绝缘壁。绝缘壁向下穿透进入衬底33至深度至少等于(优选地，大于)由壁划定的最深阱(在该示例中，为阱39)的深度。进一步地，像素31的绝缘壁设有穿透进入导电材料15的绝缘插头47。如所示出的，插头47可以从衬底33的上表面穿透进入导体15。在备选实施例中(未示出)，衬底33覆盖有由绝缘层制成的硬掩模(hardmask)，并且包括导体15和绝缘体17的绝缘壁从该硬掩模的水平延伸。在该变型中，插头47可能不能一直延伸至衬底的上表面。

在图2a至图2c所图示的示例中，像素31的绝缘壁包括两个分开部分，或者绝缘垂直电极49和51。

与像素1的电极11相对应的电极49的第一部分完全划定了光敏区的侧面上的存储区的第一大侧面。与像素1的电极13相对应的电极49的第二部分完全划定了存储区的第二大侧面。在存储区的第二端的侧面上(在图2a的左手侧上)，电极49的第二部分一直延伸至光敏区以与电极49的第一部分的端相对。因此，电极49的第一部分和第二部分限定了开口52，该开口52具有的阱35一直延伸贯穿至阱39。选择开口52的尺寸以与像素1的开口19的尺寸相类似。进一步地，不同于像素1，电极49的第三部分在存储区的第一端的侧面上(在图2a的右手侧上)连接电极49的第一部分和第二部分。该电极49的第三部分横向包围并且划定了衬底33的部分43和读取区41。在俯视图中，例如，该电极49的第三部分的形状为u形，该u形具有与电极49的第一部分布置一致的第一臂、具有与电极49的第二部分布置一致的第二臂，并且具有杆，该杆将划定与存储区相对的读取区41的侧面的两个臂进行连接。晶体管45的栅极部分地搁置在电极49上。

电极51包括划定不与存储区邻接的光敏区的大部分侧面的第一部分。例如，该电极51的第一部分的形状为u形，该u形具有的水平杆划定光敏区相对于与存储区邻接的侧面的侧面。在该示例中，电极51包括第二部分、或者延伸部，该延伸部至少部分划定mos晶体管55，57和59形成于其中的衬底33的区域53，仅其栅极被示出。晶体管55、57和59的栅极部分地搁置在绝缘壁的绝缘插头47上。在该示例中，区域53在俯视图中的形状为矩形，邻近光敏区的边缘(在图2a的右手侧上)，并且在平行于该边缘的方向上纵向延伸。区域53的两个大侧面和第一小侧面完全由电极51划定。在其第二小侧面的侧面上，区域53不是由电极51划定。例如，晶体管55、57和59是与像素31相关联的读取电路的跟随晶体管和线选择晶体管、以及用于重置n⁺读取节点41的晶体管。在该示例中，晶体管45的读取区41的晶体管55、57和59的源极区域和漏极区域(未示出)向下穿透进入衬底33至基本上相等的深度。

电极49和电极51已经通过以下步骤形成：通过搁置在衬底33的上表面上的硬掩模的开口来蚀刻沟槽，在沟槽壁上沉积绝缘材料17，使用导电材料15来填充沟槽，和通过化学机械抛光(cmp)向下平整至硬掩模的上表面。在这些步骤之后，导电材料15已经向下从整个电极19的顶部并且从整个电极51除去至水平低于衬底33的上表面的水平。然后，通过沉积绝缘材料，随后通过cmp向下平整至硬掩模91的上表面或者衬底33的上表面的步骤来形成插头47。在备选实施例中(未示出)，从电极49和51的顶部除去导电材料可以在硬掩模的中间水平处停止，然后，绝缘掩模沉积之后的cmp步骤在硬掩模上停止。在绝缘材料的cmp步骤在硬掩模上停止的情况下，后者可以留在原位。

金属化件水平(metallizationlevel，未示出)和过孔(via，仅示出其中一些)61与插头47交叉并且将电极49的导电材料15电连接至节点ctrl1，并且将电极51的导电材料15电连接至节点vpol。过孔61将晶体管45的栅极连接至节点ctrl2，并且将读取区41的上表面连接至像素读取电路，例如，至晶体管57的栅极。像素31的操作与结合图1a至图1c所描述的像素1的操作相似。特别地，当电极49和电极51被负偏置时，空穴沿着它们的壁，一直沿着阱35的高度并且一直沿着阱39的高度进行累积，这避免了电子在这些壁的水平处重新组合。为了实现这一点，插头47仅向下穿透进入导电材料15至p⁺层37的中间水平。

在像素31中，电极49将晶体管45的n⁺读取区41和沟道形成区域43与光敏区分开，这限制或者防止了光敏区与区域41和区域43之间的直接电荷交换。因此，不同于在像素1中，在像素31中不需要提供反电极29。因此，对于具有相似表面区的像素1和像素31，像素31的光敏区可能比像素1的光敏区更大。

电极49和电极51至少部分地划定像素晶体管的源极区域、漏极区域和沟道形成区域。但是，插头47仅向下穿透进入导电材料15至半导体晶体管区域(特别地，晶体管45的n⁺读取区41)的中间水平。因此，在操作中，电容耦合发生在这种半导体晶体管区域和导电材料15之间。这种电容耦合可以导致存储区和n⁺读取区41之间的不完全电荷传递，和/或者导致这些晶体管的沟道的静电控制的退化。

为了抑制这种电容耦合，可以提供以形成由填充绝缘材料的浅沟槽形成的浅沟槽绝缘结构(sti)。

在第一种情况下，可以在横向划定晶体管45的半导体区域41和半导体区域43的电极49的部分的顶部处提供浅沟槽绝缘结构。然后，浅绝缘结构将向下穿透进入导电材料15至深度大于或者等于读取区41的深度。然而，这种浅沟槽绝缘结构的形成可以引起像素31的制造步骤数目的增加。进一步地，这可能引起浅沟槽绝缘结构和电极49之间的对准问题。例如，浅沟槽绝缘结构和电极49之间的宽度差可能导致获得晶体管45，该晶体管可能在存储区和n⁺读取区41之间具有可变尺寸的沟道形成区域43，这不是所期望的。进一步地，在电极49的部分的顶部处蚀刻浅沟槽可能需要同时蚀刻衬底33、插头47、绝缘体17和导电材料15的部分，这可能导致获得具有台阶状底部的浅沟槽，和/或者导致在导电材料15和相邻半导体区域41和半导体区域43之间形成短路。

在第二种情况下，浅沟槽绝缘结构可以代替横向划定晶体管45的n⁺读取区41和沟道形成区域43的电极49的部分。然而，可能引起上文所讨论的对准问题的至少一些问题，特别地，在浅沟槽绝缘结构和电极49之间的结点处。进一步地，由于浅沟槽绝缘结构可能穿透进入衬底比电极49浅的事实，所以读取区41可能没有与结合图2a至图2c所描述的在像素31中一样与光敏区绝缘，并且有可能必需提供如在像素1中一样的反电极。

这里，本发明人提供了一种克服了现有绝缘结构(特别地，像素31的绝缘壁)的缺点的至少一些缺点的绝缘壁。

图3a、图3b、图3c和图3d示意性地示出了与像素31相同的像素71的实施例，除此之外，在像素71中，绝缘壁至少包括设有诸如结合图2a至图2c所描述的浅绝缘插头47的部分，并且至少包括设有穿透进入导电材料15更深的绝缘插头73的部分。

更特别地，在像素71中，绝缘壁的连续部分49或者绝缘垂直电极49包括：具有浅绝缘插头47的部分49a、以及具有较深绝缘插头73的部分49b，这两部分之间的界限由图3a中的虚线75具体化。电极49的部分49a限定开口52并且完全横向划定存储区的两个大侧面和光敏区的部分(在图3a的底部处)。使得能够将电极49的导电材料15电连接至节点ctrl1的过孔61被布置在电极49的部分49a的水平处，并且有利的是，与浅绝缘插头47交叉。电极49的部分49b横向划定晶体管45的n⁺读取区41和沟道形成区域43。同理，像素71的绝缘壁的连续部分51或者绝缘垂直电极51包括：具有浅绝缘插头47的部分51a、以及具有较深绝缘插头73的部分51b，这两部分之间的界限由图3a中的虚线77具体化。电极51的部分51a横向划定不与存储区邻接或者不与其中形成晶体管55，57和59的衬底33的区域53邻接的光敏区的侧面(在图3a顶部处和左手侧上)。使得能够将电极51的导电材料15电连接至节点vpol的过孔61被布置在第一类型的部分51a的水平处，并且有利的是，与浅绝缘插头47交叉。电极51的部分51b横向划定区域53的两个大侧面和第一小侧面(在图3a的顶部处)。在该实施例中，在电极49和电极51的部分49b和51b中，较深绝缘插头73从衬底33的上表面向下穿透进入导电材料15至深度等于(优选地，大于)晶体管45，55，57和59的源极区域和漏极区域向下穿透进入衬底所到的深度。因此，当电极49的导电材料15被偏置时，由于这些区域41和43通过深绝缘插头73一直沿着其高度作为边界、并且不与涂覆有绝缘体17的导电材料15邻接的事实，因此没有电荷在晶体管45的区域41和区域43的水平处被导电材料15吸引。同理，当电极51的导电材料15被偏置时，由于半导体区域一直沿着其高度与绝缘插头73邻接的事实，因此没有电荷在晶体管55，57和59的半导体区域的水平处被导电材料吸引。在电极49和51的部分49a和51a中，当电极49和电极51的导电材料15被负偏置时，由于插头47是浅的事实，因此空穴沿着这些电极的壁、一直沿着阱35的高度、并且一直沿着阱39的高度进行累积。

作为示例，图3a至图3d的像素71的尺寸如下：

-侧面的长度的范围为1μm至6μm，例如，对于俯视图中的方形光敏区而言，3μm；

-长度为1μm至6μm之间，例如，2.5μm，并且宽度为0.2μm至1μm之间，例如，对于存储区而言，0.3μm；

-宽度为0.1μm至1μm，例如，对于开口52而言，0.2μm；

–从0.1μm至0.4μm，例如，在存储区和n⁺读取区41之间，0.275μm；

-厚度为0.2μm至1μm之间，例如，对于阱35而言，0.5μm；

-厚度为1μm至10μm之间，并且对于阱39而言，优选地，2μm至4μm之间；

-对于读取区41而言，厚度为0.1μm至0.5μm之间；

-对于绝缘插头73而言，厚度为0.1μm至0.6μm之间；

-厚度为100nm至300nm之间，例如，对于p⁺型掺杂薄层37而言，200nm；

-对于绝缘插头47而言，厚度为25nm至100nm之间，并且

-深度为1μm至10μm之间，优选地，2μm至5μm之间，并且对于绝缘壁而言，宽度为0.1μm至0.5μm之间。

作为示例，对于给定的制造技术，像素71的各种区域的掺杂水平如下：

–从10¹⁷at.cm^-3至10¹⁹at.cm^-3，例如，对于薄层37而言，10¹⁸at.cm^-3，

-从10¹⁶at.cm^-3至10¹⁸at.cm^-3，例如，对于阱35而言，10¹⁷at.cm^-3，

-从10¹⁶at.cm^-3至10¹⁹at.cm^-3，例如，对于阱39而言，10¹⁷at.cm^-3，

-从10¹⁹at.cm^-3至10²²at.cm^-3，例如，对于读取区41而言，10²¹at.cm^-3，并且

-从10¹⁴at.cm^-3至10¹⁹at.cm^-3，例如，对于阱33而言，10¹⁵at.cm^-3。

现在，将结合图4a至图4c、图5a至图5c、图6a至图6c、以及图7a至图7c对像素71的绝缘壁的制造方法的实施例进行描述。

图4a、图4b和图4c示意性地示出了中间制造步骤中的像素71，图4a、图4b和图4c的视图分别与图3a、图3b和图3c的视图相对应。

在该实施例中，在图4a至图4c的步骤中，已经通过微电子制造方法的常规步骤来形成像素71的各种半导体区域。

例如，已经在衬底33的上表面上形成由氧化硅和/或者氮化硅制成的硬掩模91，掩模91包括其中期望形成绝缘壁的部分或者电极49和电极51的位置处的开口。已经在沟槽的壁上形成包括一个或者多个绝缘层(例如，氧化硅层)的绝缘涂层17。然后，沟槽已经填充有导电材料，例如，掺杂的多晶硅或者金属(诸如铜或者钨)。然后，已经向下执行cmp平整步骤至掩模91的上表面。因此，获得由绝缘导体15(或者绝缘体17)制成的绝缘壁，该绝缘壁在该示例中包括两个分开部分、或者绝缘垂直电极49和51。

图5a、图5b和图5c示意性地示出了随后制造步骤中的图4a、图4b和图4c的像素71。在所示出的实施例中，已经向下蚀刻材料15至水平低于衬底33的上表面的水平，例如，向下至p⁺层37的中间水平。在备选实施例中，材料15被向下蚀刻至硬掩模91的中间水平。已经在绝缘体17上方选择性地蚀刻导电材料15。在备选实施例中，已经在衬底33和掩模91上方选择性地蚀刻导电材料15，并且在绝缘体17上方非选择性地蚀刻该导电材料15，由此，沿着与材料15一样的高度除去绝缘体17。例如，然后，已经形成由树脂制成的掩模93以覆盖其中期望形成浅绝缘插头47的绝缘壁的部分49a和51a，其中较深绝缘插头73的绝缘壁的部分49b和51b期望形成为保持暴露。

图6a、图6b和图6c示意性地示出了在部分蚀刻绝缘壁的部分49b和51b中的导电材料15之后的图5a、图5b和图5c的像素71。在该实施例中，在绝缘体17上方选择性蚀刻导电材料15。在绝缘壁的部分49b和51b中，向下蚀刻导电材料15至水平低于晶体管55，57和59的n⁺读取区41和/或源极区域和漏极区域的低水平。然后，掩模93已经被除去。

图7a、图7b和图7c示意性地示出了在沉积绝缘材料(例如，氧化硅)遍及像素71以填充沟槽的顶部至少直至掩模91的上部水平之后的图6a、图6b和图6c的像素71。跟随在沉积绝缘材料之后的是化学机械抛光(cmp)向下平整至硬掩模91的上表面的步骤，其具有除去掩模91的操作步骤、并且具有cmp向下平整至衬底33的上表面的可选步骤。因此，获得由绝缘导体制成的绝缘壁，其包括设有由绝缘材料制成的浅插头47的部分49a和51a、以及设有由绝缘材料制成的较深插头73的部分49b和51b。在某些情况下，期望插头47和插头73到达比衬底的上表面的水平更高的水平，并且可选cmp步骤可以在水平高于衬底33的上表面的水平处省略或者停止。进一步地，硬掩模91可以留在原位，特别地，在除去结合图5a至图5c所描述的导电材料15在硬掩模91的中间水平处停止的情况下。

在接下来的步骤中，形成像素71的各种晶体管44，55，57和59的栅极。然后，形成金属化件水平(未示出)和过孔61以电连接如结合图3a至图3d描述的像素71的不同区域。在这些步骤之后，获得诸如在图3a至图3d中所示的像素71。

有利的是，上文所描述的方法使得能够获得其边缘与绝缘壁的部分49和51的垂直壁对准的插头47和插头73，其可能不是通过形成与绝缘壁一致或者在绝缘壁的顶部上的浅沟槽绝缘结构(sti)的这种情况。

进一步地，在先前所描述的方法中，如在结合图3a至图3d所描述的像素31中一样，相对于可能形成仅包括具有浅插头47的部分的绝缘壁的情况，包括具有浅绝缘插头47的部分41a和51a还有具有较深绝缘插头73的部分49b和51b的绝缘壁的形成仅需要附加的非关键性掩膜和蚀刻步骤。

图8是示意性地示出了包括与图3a至图3d的像素71相似的两个像素100a和100b的设备的实施例的俯视图。

这两个像素100a和100b共享其中形成晶体管55，57和59的衬底33的同一n⁺读取区41和同一区域53。例如，晶体管55，57和59与两个像素100a和100b所共用的读取电路的晶体管相对应。在该设备中，划定像素100a的光敏区和衬底33的区域53的绝缘壁的部分51或者绝缘垂直电极51还划定了像素100b的光敏区。进一步地，绝缘壁的部分49或者绝缘垂直电极49被绝缘壁的两个分开部分101和103、或者绝缘垂直电极101和103替换。在像素100a和100b的光敏区的侧面上，电极101划定这些像素的存储区的第一大侧面。电极101也划定衬底的共享的n⁺读取区41和区域43(图8中未示出)的侧面，在其上形成像素100a和100b的晶体管45的栅极。在与光敏区相对的侧面上，电极103划定像素100a和100b的存储区的第二大侧面。电极103还划定共享的n⁺读取区41和区域43的侧面。电极103在其两端处延伸以与电极101的端一起限定像素100a和100b的开口52。

金属化件水平(未示出)和导电过孔61使得能够将电极101和电极103的导电材料15连接至节点ctrl1，将电极51的导电材料15连接至节点vpol，将像素100a的晶体管45的栅极连接至节点ctrl2a，将像素100b的晶体管45的栅极连接至节点ctrl2b，并且将读取区41的上表面连接至像素读取电路，例如，至晶体管57的栅极。像素100a和100b的操作与像素71的操作相似。特别地，节点ctrl1的电位使得能够控制在像素100a和100b的光敏区中累积的所光生的电子同时向对应的存储区的传递，节点ctrl2a的电位使得能够控制在像素100a的存储区中累积的电子向读取区41传递，节点ctrl2b的电位使得能够控制在像素100b存储区中累积的电子向读取区41传递。

在该设备中，与已经结合图3a至图3d所描述的相似，电极101和电极103包括设有浅绝缘插头47并且横向划定储存区的部分，分别为101a和103a；和设有较深插头73和横向划定晶体管45的沟道形成区域43(图8中未示出)和n⁺读取区的部分，分别为101b和103b。在图8中，部分101a，103a，以及部分101b，103b之间的界限由虚线75具体化。类似地，电极51包括设有浅绝缘插头47并且横向划定像素100a和100b的光敏区的侧面的部分51a，以及设有较深绝缘插头73并且横向划定与两个像素100a和100b所共用的区域53的部分51b。在图8中，部分51a和51b之间的界限由虚线77具体化。

已经对具体实施例进行了描述。本领域技术人员将想到各种变化、修改和改进。特别地，修改先前所描述的绝缘壁的形状和布置在本领域技术人员能力范围之内。例如，像素71的绝缘壁的部分49和部分51可以向下穿透进入衬底33至不同深度。为了实现这一点，例如，可以提供以适应掩模91的开口的宽度。

尽管已经对在绝缘壁穿透进入其中的半导体衬底的内部和顶部上形成的像素进行了描述，但是这些像素可以由soi型半导体层形成，然后，绝缘壁穿透进入soi层并且可能进入绝缘层和soi层搁置其上的衬底。

先前所描述的实施例与所累积和所传递的电荷为电子的情况相对应。这些实施例可以通过反转所有导电类型和通过适配施加至节点vpol、节点ctrl2、节点ctrl2a和节点ctrl2b的电位来适于电荷是空穴的情况。

可以在其它像素中(例如，在不包括存储区并且适于滚动快门控制的像素中)提供结合图3a至图3d和图8的像素所描述的绝缘壁。更一般地，只要该壁的第一部分使得能够绝缘并且在深度上划定电荷累积区域，并且只要该壁的第二部分划定mos晶体管的所有或者部分半导体区域，就可以在微电子设备中而非在像素中提供旨在偏置其导电材料的这种绝缘壁，第一部分和第二部分是连续的。

可以修改结合图3a至图7c所描述的方法的步骤数目和顺序。例如，可以在形成绝缘壁之后形成像素晶体管的半导体区域。进一步地，在先前所描述方法的备选实施例中，可以在蚀刻导电材料15的步骤之后和在沉积掩模93之前除去掩模91。在这种情况下，可以在衬底33上方选择性地执行导电材料15的第二蚀刻。可以提供掺杂原子注入的附加步骤以沿着绝缘壁的部分49b，51b，101b和103b的较深插头73的壁形成重掺杂p⁺型层。这有利地使得能够避免所光生的电荷在较深插头73的壁的水平处重新组合。

这些改变、修改和改进旨在成为本公开内容的一部分，并且旨在落在本发明的精神和范围之内。因此，前文的描述仅作为示例并不旨在限制。本发明仅由以下所附权利要求及其等同权利要求所限定的内容来限制。