一种高电子迁移率晶体管及制备方法与流程

本发明涉及半导体技术领域，尤其涉及一种高电子迁移率晶体管及制备方法。

背景技术：

第三代宽禁带半导体材料因其优异的性能得到了飞速发展。由于AlGaN/GaN异质结压电极化和自发极化作用，半导体氮化镓的异质结构的沟道具有高电子(二维电子气)浓度、高电子迁移率及高电子饱和速度。目前，氮化镓高电子迁移率晶体管包括耗尽型器件，或称为常开器件，以及与常开器件相对应的增强型器件，或称为常关器件。

但是，耗尽型器件的应用有局限性，而增强型氮化镓高电子迁移率晶体管是高速开关、高温GaN数字电路和射频集成电路的重要组成部分。氮化镓高电子迁移率晶体管属于平面沟道场效应晶体管。该器件工作原理上不同于MESFET和MOSFET的主要之处是：氮化镓高电子迁移率晶体管源漏间导电沟道是器件结构中自然形成的二维电子气(Two-dimensional electron gas,2DEG)，而MESFET是掺杂薄层，MOSFET是场致反型层。在氮化镓高电子迁移率晶体管中，可通过调整栅极电压来改变2DEG的电子浓度，从而控制器件的工作状态。

目前，比较常用的制备增强型氮化镓高电子迁移率晶体管的方法包括采用沉栅结构形成凹槽型器件，或栅极金属接触区氟等离子轰击处理，或形成栅下p型GaN盖帽层。但由于凹槽型器件的制造工艺对AlGaN层的厚度及刻蚀深度的精度难以控制，工艺重复性差，造成器件均匀性差(阈值电压偏差大)；另外，对于栅极金属接触区氟等离子轰击处理的方法，刻蚀过程中等离子对器件损伤严重，影响器件的稳定性；而栅下p型盖帽层工艺要求很高。

技术实现要素：

有鉴于此，本发明的目的是提出一种高电子迁移率晶体管及制备方法，以解决增强型氮化镓高电子迁移率晶体管的工艺控制难度高和工艺重复性差的问题，提高半导体器件的稳定性。

为实现上述目的，本发明采用如下技术方案：

一方面，本发明实施例提供了一种高电子迁移率晶体管，包括：

衬底；

位于所述衬底上的半导体层，所述半导体层包括异质结构，异质界面形成二维电子气；

位于所述半导体层上两端的源极和漏极；

位于所述源极和漏极之间的所述半导体层上的第一介质层；

位于所述第一介质层上的浮栅，用于存储电子，得到增强型高电子迁移率晶体管；

包覆所述浮栅和所述第一介质层的第二介质层；

位于所述第二介质层上的控制栅。

进一步地，所述半导体层包括：

位于所述衬底上的成核层；

位于所述成核层上的GaN缓冲层；

位于所述GaN缓冲层上的AlGaN隔离层；

其中，所述GaN缓冲层和所述AlGaN隔离层构成AlGaN/GaN异质结构。

进一步地，所述浮栅材料为半绝缘材料。

进一步地，所述浮栅材料包括富氧多晶硅或富硅的氮化硅。

进一步地，在所述高电子迁移率晶体管出厂前，所述浮栅的一侧引出有PAD端口，用于向所述浮栅中写入电子，以得到增强型高电子迁移率晶体管。

另一方面，本发明实施例提供了一种高电子迁移率晶体管的制备方法，包括：

在衬底上形成半导体层，其中，所述半导体层包括异质结构，异质界面形成二维电子气；

在所述半导体层上的两端形成源极和漏极；

在所述源极和漏极之间的所述半导体层上形成第一介质层；

在所述第一介质层上形成浮栅，用于存储电子，得到增强型高电子迁移率晶体管；

在所述浮栅和所述第一介质层表面形成包覆所述浮栅和所述第一介质层的第二介质层；

在所述第二介质层上形成控制栅。

进一步地，所述在衬底上形成半导体层，包括：

在所述衬底上形成成核层；

在所述成核层上形成GaN缓冲层；

在所述GaN缓冲层上形成AlGaN隔离层，构成AlGaN/GaN异质结构。

进一步地，所述浮栅材料为半绝缘材料。

进一步地，所述浮栅材料包括富氧多晶硅或富硅的氮化硅。

进一步地，还包括：

在所述高电子迁移率晶体管出厂前，在所述浮栅的一侧引出PAD端口，用于向所述浮栅中写入电子，以得到增强型高电子迁移率晶体管。

本发明的有益效果是：本发明提供的高电子迁移率晶体管及制备方法，在半导体层上依次形成浮栅和控制栅，即采用多层栅工艺，高电子迁移率晶体管出厂前对浮栅进行预充，使得浮栅中写进足够多的电子，降低浮栅电势，使高电子迁移率晶体管具有正的开启电压，从而得到增强型高电子迁移率晶体管。与现有技术相比，本发明解决了增强型氮化镓高电子迁移率晶体管的工艺控制难度高和工艺重复性差的问题，提高了半导体器件的稳定性。

附图说明

下面将通过参照附图详细描述本发明的示例性实施例，使本领域的普通技术人员更清楚本发明的上述及其他特征和优点，附图中：

图1是本发明实施例一提供的高电子迁移率晶体管的主视剖面图；

图2是本发明实施例一提供的高电子迁移率晶体管的俯视图；

图3a-3d是本发明实施例二提供的一种高电子迁移率晶体管的制备方法的工艺流程图；

图4a-4d是本发明实施例二提供的又一种高电子迁移率晶体管的制备方法的工艺流程图；

图5a-5d是本发明实施例二提供的又一种高电子迁移率晶体管的制备方法的工艺流程图。

具体实施方式

下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

实施例一

图1是本发明实施例一提供的高电子迁移率晶体管的主视剖面图。如图1所示，该高电子迁移率晶体管包括：

衬底10；

位于衬底10上的半导体层20，该半导体层20包括异质结构，异质界面形成二维电子气(图1虚线部分)；

位于半导体层20上两端的源极30和漏极40；

位于源极30和漏极40之间的半导体层20上的第一介质层50；

位于第一介质层50上的浮栅60，用于存储电子，得到增强型高电子迁移率晶体管；

包覆浮栅60和第一介质层50的第二介质层70；

位于第二介质层70上的控制栅80。

其中，衬底10可以为Si衬底、蓝宝石衬底、SiC衬底或非故意掺杂的GaN衬底等。

半导体层20主要包括GaN和AlGaN等III-V族材料，示例性的，参考图1，半导体层20可包括：

位于衬底10上的成核层21；

位于成核层21上的GaN缓冲层22；

位于GaN缓冲层22上的AlGaN隔离层23；

其中，GaN缓冲层22和AlGaN隔离层23构成AlGaN/GaN异质结构。

另外，上述源极30和漏极40为导电材料，可以为Ti、Al、Ni和Au中的任一种或组合；控制栅80的材料可以为多晶硅，也可以为与源极30和漏极40相同的金属，该控制栅80用于调控二维电子气的电子浓度，控制半导体器件开关。

进一步的，上述第一介质层50和/或第二介质层70可以为单层或多层介质层，其中，第一介质层50和第二介质层70均为绝缘材料，例如SiO₂、Si₃N₄或Al₂O₃材料等，第一介质层50用于隔离浮栅60和半导体层20，防止浮栅60对半导体层20的污染，第二介质层70用于隔离浮栅60和控制栅80。

本实施例中，上述浮栅60的材料为半绝缘材料，可包括富氧多晶硅或富硅的氮化硅。上述材料的浮栅60具备稳定的存储电子的能力，该浮栅60可在常温下绝缘，方块电阻率在100G欧姆以上，在某总特定条件下导电，方块电阻率在100M欧姆以下。对此，在高电子迁移率晶体管出厂前对浮栅60进行预充，预充时浮栅60导电，使电子存储到浮栅60中；此后，晶体管在工作过程中浮栅60绝缘，使电子存储其中而不泄露，防止了浮栅60漏电造成的晶体管阈值漂移。

具体的，浮栅60的材料为富氧多晶硅，在高电子迁移率晶体管出厂前对浮栅60进行预充(校准)时，将浮栅60加热到200摄氏度，使得浮栅材料由绝缘材料转变成为导电材料，通过电容充电的方式，使浮栅60积累足够多且呈均匀分布的电子，降低浮栅60电势，使晶体管得到正的开启电压，从而得到增强型高电子迁移率晶体管；浮栅60写入电子后，将温度降低到室温，使浮栅材料恢复到绝缘属性，将写入到浮栅60的电子冻结在浮栅中，从而起到调整晶体管初始阈值的作用。

示例性的，如图2所示，在高电子迁移率晶体管出厂前，浮栅60的一侧引出有PAD端口61，用于向浮栅60中写入电子，以得到增强型高电子迁移率晶体管。在出厂前做校准时，将晶体管加热到200～300摄氏度，使得浮栅材料由绝缘材料转变成为导电材料，此时将浮栅60的PAD端口61与外电极相接触，为浮栅60提供一-10V左右的负电位，控制栅80接到0V左右的外电极，利用浮栅60的微导电，通过电容充电机制，使浮栅60积累足够的电子，并呈均匀分布。电压持续一段时间(如十分钟)，将晶体管的温度降低到室温，然后撤掉上述外电极，使浮栅材料恢复到绝缘属性，以此将写入到浮栅的电子存储在浮栅中，从而起到调整初始阈值的作用，并得到增强型高电子迁移率晶体管；之后，上述浮栅60的PAD端口61从浮栅60上熔断。

本发明实施例一提供的高电子迁移率晶体管，在半导体层上依次形成浮栅和控制栅，即采用多层栅工艺，高电子迁移率晶体管出厂前对浮栅进行预充，使得浮栅中写进足够多的电子，降低浮栅电势，使高电子迁移率晶体管具有正的开启电压，从而得到增强型高电子迁移率晶体管。与现有技术相比，本发明解决了增强型氮化镓高电子迁移率晶体管的工艺控制难度高和工艺重复性差的问题，提高了半导体器件的稳定性。

实施例二

本发明实施例二提供了高电子迁移率晶体管的制备方法，该方法适用于制备增强型高电子迁移率晶体管，该方法可包括：

在衬底上形成半导体层，其中，半导体层包括异质结构，异质界面形成二维电子气；

在半导体层上的两端形成源极和漏极；

在源极和漏极之间的半导体层上形成第一介质层；

在第一介质层上形成浮栅，用于存储电子，得到增强型高电子迁移率晶体管；

在浮栅和第一介质层表面形成包覆浮栅和第一介质层的第二介质层；

在第二介质层上形成控制栅。

进一步的，上述方案中，在衬底上形成半导体层，包括：

在衬底上形成成核层；

在成核层上形成GaN缓冲层；

在GaN缓冲层上形成AlGaN隔离层，构成AlGaN/GaN异质结构。

其中，浮栅材料为半绝缘材料。

优选的，浮栅材料包括富氧多晶硅或富硅的氮化硅。

本实施例中，上述制备方法还包括：

在高电子迁移率晶体管出厂前，在浮栅的一侧引出PAD端口，用于向浮栅中写入电子，以得到增强型高电子迁移率晶体管。

针对上述高电子迁移率晶体管的制备方法，本实施例可包括多种制备工艺。

示例性的，如图3a-3d所示，高电子迁移率晶体管的制备方法的工艺流程包括：

参见图3a，提供衬底10；在衬底10上沉积成核层21，即GaN；在成核层21上沉积GaN缓冲层22，该缓冲层22的厚度为100nm到10um；在缓冲层22上继续沉积AlGaN隔离层23，该AlGaN隔离层23的厚度为10nm到100nm，上述成核层21、GaN缓冲层22和AlGaN隔离层23形成半导体层20，GaN缓冲层22和AlGaN隔离层23构成AlGaN/GaN异质结构，异质界面可形成二维电子气。

参见图3b，在形成AlGaN隔离层23后，在AlGaN隔离层23上依次沉积Si₃N₄或Al₂O₃介质层，以及富氧多晶硅层，并利用掩膜板同时刻蚀出浮栅60和第一介质层50；其中，第一介质层50用于隔离氧向下扩散，第一介质层50的厚度为3nm到50nm，浮栅60用于存储电子，浮栅60的厚度为10nm到200nm。

参见图3c，在形成浮栅60后，在浮栅60上依次沉积Si₃N₄或Al₂O₃介质层，以及Ni或Ni合金层，并利用掩膜板同时刻蚀出控制栅80和第二介质层70，且第二介质层70包覆第一介质层50和浮栅60；其中，第二介质层70用于隔离浮栅60和控制栅80，第二介质层70的厚度为3nm到50nm，控制栅80的层厚度为10nm到2um。

参见图3d，在控制栅80刻蚀完成后，继续沉积Ti/Al/Ni/Au等叠层金属作为源漏层，源漏层厚度为10nm到2um，利用掩膜技术，形成源极30和漏极40。

进一步的，与上述制备工艺不同，本工艺可同时形成控制栅80、源极30及漏极40。如图4a-4d所示，高电子迁移率晶体管的制备方法的工艺流程包括：

参见图4a，提供衬底10；在衬底10上沉积成核层21，即GaN；在成核层21上沉积GaN缓冲层22，该缓冲层22的厚度为100nm到10um；在缓冲层22上继续沉积AlGaN隔离层23，该AlGaN隔离层23的厚度为10nm到100nm，上述成核层21、GaN缓冲层22和AlGaN隔离层23形成半导体层20，GaN缓冲层22和AlGaN隔离层23构成AlGaN/GaN异质结构，异质界面可形成二维电子气。

参见图4b，在形成AlGaN隔离层23后，在AlGaN隔离层23上依次沉积Si₃N₄或Al₂O₃介质层，以及富氧多晶硅层，并利用掩膜板同时刻蚀出浮栅60和第一介质层50；其中，第一介质层50用于隔离氧向下扩散，第一介质层50的厚度为3nm到50nm，浮栅60用于存储电子，浮栅60的厚度为10nm到200nm。

参见图4c，在形成浮栅60后，在浮栅60及AlGaN隔离层23上继续沉积Si₃N₄或Al₂O₃介质层，利用掩膜技术，刻蚀出第二介质层70，留出源漏区的窗口，且第二介质层70包覆第一介质层50和浮栅60。

参见图4d，在刻蚀完成后，通过沉积Ni或Ni合金来做为控制栅80及源漏电极层，利用掩膜技术，分别刻蚀出控制栅80、源极30及漏极40。

进一步的，与上述制备工艺不同，本工艺可先形成源极30和漏极40，再形成浮栅60和控制栅80。如图5a-5d所示，高电子迁移率晶体管的制备方法的工艺流程包括：

参见图5a，提供衬底10；在衬底10上沉积成核层21，即GaN；在成核层21上沉积GaN缓冲层22，该缓冲层22的厚度为100nm到10um；在缓冲层22上继续沉积AlGaN隔离层23，该AlGaN隔离层23的厚度为10nm到100nm，上述成核层21、GaN缓冲层22和AlGaN隔离层23形成半导体层20，GaN缓冲层22和AlGaN隔离层23构成AlGaN/GaN异质结构，异质界面可形成二维电子气。

参见图5b，在形成AlGaN隔离层23后，首先沉积Ti/Al/Ni/Au等叠层金属做为源漏层，利用掩膜技术，刻蚀出源极30和漏极40。

参见图5c，在AlGaN隔离层23、源极30和漏极40上依次沉积Si₃N₄或Al₂O₃介质层，以及富氧多晶硅层，并利用掩膜板同时刻蚀出浮栅60和第一介质层50；其中，第一介质层50用于隔离氧向下扩散，第一介质层50的厚度为3nm到50nm，浮栅60用于存储电子，浮栅60的厚度为10nm到200nm。

参见图5d，在形成浮栅60后，在浮栅60、AlGaN隔离层23、源极30和漏极40上依次沉积Si₃N₄或Al₂O₃介质层，以及Ni或Ni合金层，并利用掩膜板同时刻蚀出控制栅80和第二介质层70，且第二介质层70包覆第一介质层50和浮栅60；其中，第二介质层70用于隔离浮栅60和控制栅80，第二介质层70的厚度为3nm到50nm，控制栅80的层厚度为10nm到2um。

本发明实施例二提供的高电子迁移率晶体管的制备方法，在半导体层上依次形成浮栅和控制栅，即采用多层栅工艺，高电子迁移率晶体管出厂前对浮栅进行预充，使得浮栅中写进足够多的电子，降低浮栅电势，使高电子迁移率晶体管具有正的开启电压，从而得到增强型高电子迁移率晶体管。与现有技术相比，本发明解决了增强型氮化镓高电子迁移率晶体管的工艺控制难度高和工艺重复性差的问题，提高了半导体器件的稳定性。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。