相关申请的交叉参考本申请主张在2016年10月17日在韩国知识产权局提出申请的韩国专利申请第10-2016-0134544号的权利以及在2017年8月11日在美国专利及商标局提出申请的美国专利申请第15/674,931号的权利，所述韩国专利申请及美国专利申请的公开内容全文并入本案供参考。本发明概念涉及一种集成电路，且更具体来说涉及一种包括标准单元(standardcell)的集成电路及/或一种根据所述集成电路制造的半导体元件。
背景技术：
：：随着半导体加工技术的发展，已迅速地对集成电路的尺寸进行按比例缩小，且近来，集成电路中所包括的标准单元的高度已减小。在包括交叉耦合结构的集成电路中，期望提供一种过程风险模式(processriskpattern)被消除且不违犯设计约束的布局。技术实现要素：本发明的至少一个实施例涉及一种标准单元。在一个实施例中，所述标准单元包括：第一有源区及第二有源区，在所述第一有源区与所述第二有源区之间界定中间区；以及第一栅极线、第二栅极线及第三栅极线，与所述第一有源区及所述第二有源区交叉且与所述中间区交叉。所述第一栅极线在所述中间区中被第一间隙绝缘层划分成上部第一栅极线及下部第一栅极线，所述第二栅极线未被划分，且所述第三栅极线在所述中间区中被第二间隙绝缘层划分成上部第三栅极线及下部第三栅极线。在另一实施例中，所述标准单元包括：第一有源区及第二有源区，在所述第一有源区与所述第二有源区之间界定中间区；上部第一栅极线，与所述第一有源区及所述中间区的一部分交叉；以及下部第一栅极线，与所述第二有源区交叉。所述下部第一栅极线与所述上部第一栅极线分隔开且与所述上部第一栅极线成直线排列，使得在所述中间区中在所述上部第一栅极线与所述下部第一栅极线之间存在第一间隙。在所述第一间隙中设置有第一间隙绝缘层。第二栅极线与所述第一有源区及所述第二有源区交叉且与所述中间区连续地交叉。下部第三栅极线与所述第二有源区及所述中间区的一部分交叉，且上部第三栅极线与所述第一有源区交叉。所述上部第三栅极线与所述下部第三栅极线分隔开且与所述下部第三栅极线成直线排列，使得在所述中间区中在所述上部第三栅极线与所述下部第三栅极线之间存在第二间隙。在所述第二间隙中设置有第二间隙绝缘层。在再一实施例中，所述标准单元包括：第一有源区及第二有源区，在所述第一有源区与所述第二有源区之间界定中间区；以及上部第一栅极线，与所述第一有源区交叉且仅与所述中间区的一部分交叉；第二栅极线，与所述第一有源区及所述第二有源区交叉且与所述中间区连续地交叉；下部第三栅极线，与所述第二有源区交叉且仅与所述中间区的一部分交叉；以及第一金属线，电连接所述上部第一栅极线与所述下部第三栅极线。附图说明通过结合附图阅读以下详细说明，将更清晰地理解本发明概念的实施例，在附图中：图1是根据实施例的交叉耦合结构的电路图。图2a及图2b是示出根据一些实施例的标准单元的与图1所示交叉耦合结构对应的一部分的布局的图，且图2c是示出根据比较例的标准单元的与交叉耦合结构对应的一部分的布局的图。图3是根据实施例的高度互不相同的第一标准单元至第三标准单元的图。图4是根据实施例的标准单元的一部分的布局。图5是沿图4所示线v-v′截取的剖视图。图6是沿图4所示线vi-vi′截取的剖视图。图7是沿图4所示线vii-vii′截取的剖视图。图8是根据实施例的标准单元的一部分的布局。图9是具有图8所示布局的半导体元件的透视图。图10是沿图8所示线x-x′截取的剖视图。图11是更详细地示出图9所示包括第一下部栅极线及第一上部栅极线的栅极结构的透视图。图12是沿图11所示线xii-xii′截取的剖视图。图13是沿图11所示线xiiia-xiiia′及线xiiib-xiiib′截取的剖视图。图14是根据实施例的标准单元的一部分的布局。图15是沿图14所示线xv-xv′截取的剖视图。图16是沿图14所示线xvi-xvi′截取的剖视图。图17是沿图14所示线xvii-xvii′截取的剖视图。图18是根据实施例的标准单元的一部分的布局。图19是沿图18所示线xix-xix′截取的剖视图。图20是根据实施例的具有交叉耦合结构的扫描双稳态触发器(scanflip-flop)的方块图。图21是根据实施例的具有交叉耦合结构的多路复用器的电路图。图22是根据实施例的集成电路的布局，所述集成电路包括实作有图21所示多路复用器的标准单元。图23是根据实施例的具有交叉耦合结构的存储器单元的电路图。图24是根据实施例的数据处理装置的方块图，所述数据处理装置包括具有交叉耦合结构的扫描双稳态触发器。图25是根据实施例的存储媒体的方块图。具体实施方式在本说明书的一些实施例中，将阐述：标准单元(standardcell)包括栅极线，且根据所述标准单元实作的半导体元件包括与所述栅极线对应的栅极电极。另外，将阐述：标准单元包括切割层，且根据所述标准单元实作的半导体元件包括与所述切割层对应的切割区。图1是根据实施例的交叉耦合结构xc的电路图。参考图1，交叉耦合结构xc可包括串联连接的第一p沟道金属氧化物半导体(p-channelmetaloxidesemiconductor，pmos)晶体管pm1与第一n沟道金属氧化物半导体(n-channelmetaloxidesemiconductor，nmos)晶体管nm1以及串联连接的第二pmos晶体管pm2与第二nmos晶体管nm2。根据所述实施例的交叉耦合结构xc可包含在以下各种标准单元中，包括例如顺序逻辑单元(例如锁存器及双稳态触发器)或组合逻辑单元(例如多路复用器及加法器)。详细来说，第一pmos晶体管pm1可包括连接到第一电压端子v1的源极、接收第一控制信号a的栅极及连接到输出节点y的漏极。第一nmos晶体管nm1可包括连接到输出节点y的漏极、接收第二控制信号b的栅极及连接到第二电压端子v2的源极。第二pmos晶体管pm2可包括连接到第三电压端子v3的源极、接收第二控制信号b的栅极及连接到输出节点y的漏极。第二nmos晶体管nm2可包括连接到输出节点y的漏极、接收第一控制信号a的栅极及连接到第四电压端子v4的源极。在所述实施例中，第一pmos晶体管pm1的栅极与第二nmos晶体管nm2的栅极电连接到彼此以接收第一控制信号a。另外，第一nmos晶体管nm1的栅极与第二pmos晶体管pm2的栅极电连接到彼此以接收第二控制信号b。如此一来，第一pmos晶体管pm1及第二pmos晶体管pm2以及第一nmos晶体管nm1及第二nmos晶体管nm2可形成交叉耦合结构xc。图2a是根据实施例的标准单元100的与图1所示交叉耦合结构xc对应的一部分的布局。参考图2a，标准单元100可包括第一有源区ar1及第二有源区ar2、第一栅极线至第三栅极线gl1、gl2及gl3、第一切割层ct1及第二切割层ct2以及第一触点cb1至第三触点cb3。在本说明书中，排列有第一切割层ct1及第二切割层ct2以及第一触点cb1至第三触点cb3的区将被称为中间区或交叉耦合区xcr。根据所述实施例，可在第一有源区ar1与第二有源区ar2之间形成交叉耦合区xcr。图2a仅示出标准单元100的一部分以方便进行阐述，且标准单元100可被设计成进一步包括其他组件。第一有源区ar1与第二有源区ar2沿第一方向(例如x方向)延伸，且可在与所述第一方向实质上垂直的第二方向(例如y方向)上彼此平行地排列。第一有源区ar1与第二有源区ar2可在第二方向上彼此间隔开，且可具有互不相同的导电类型(conductivetype)。第一有源区ar1及第二有源区ar2可被称为扩散区。另外，第一有源区ar1与第二有源区ar2之间的区可被称为虚设区(例如图8或图18所示dr)或中间线(middleofline，mol)区，且可在所述虚设区中形成交叉耦合区xcr。第一栅极线gl1至第三栅极线gl3在第二方向上延伸跨越第一有源区ar1及第二有源区ar2，且可在第一方向上彼此平行地排列。第一栅极线gl1至第三栅极线gl3可对应于半导体元件的栅极电极。第一栅极线gl1至第三栅极线gl3可以恒定的空间彼此间隔开。第一栅极线gl1至第三栅极线gl3之间的节距(例如栅极节距)可被称为临界多晶硅节距或触点式多晶硅节距(criticalpolypitch或contactedpolypitch，cpp)。根据实施例，在标准单元100中，交叉耦合结构可被设计成位于与3cpp对应的区域中，且标准单元100中所包括的交叉耦合结构可被称为“3cpp交叉耦合结构”。可在第一有源区ar1与第二有源区ar2之间的第一栅极线gl1上设置第一切割层ct1。可在第一有源区ar1与第二有源区ar2之间的第三栅极线gl3上设置第二切割层ct2。此处，第一切割层ct1及第二切割层ct2可为用于切割第一栅极线gl1及第三栅极线gl3的一些部分的标记层，且因此第一栅极线gl1与第三栅极线gl3可分别被划分成两段。具体来说，第一切割层ct1与第一栅极线gl1交叉设置，以将第一栅极线gl1划分成第一下部栅极线gl1a及第一上部栅极线gl1b。第二切割层ct2是与第三栅极线gl3交叉地设置，以将第三栅极线gl3划分成第三下部栅极线gl3a及第三上部栅极线gl3b。在一个实施例中，第一切割层ct1在第一方向上的第一宽度w1可等于或小于1cpp。另外，第二切割层ct2在第一方向上的第二宽度w2可等于或小于1cpp。此处，第一宽度w1与第二宽度w2可实质上彼此相等。在另一实施例中，第一宽度w1与第二宽度w2可不同。标准单元100中所包括的交叉耦合结构可被称为“具有1cpp切割层的3cpp交叉耦合结构”。然而，本发明概念并非仅限于此，且第一宽度w1可处于比第一栅极线gl1的宽度大且比2cpp小的大小范围内，以使得第一切割层ct1可与第一栅极线gl1完全交叠且可不与第二栅极线gl2交叠。同样地，第二宽度w2可处于比第三栅极线gl3的宽度大且比2cpp小的大小范围内，以使得第二切割层ct2可与第三栅极线gl3完全交叠且可不与第二栅极线gl2交叠。第一宽度w1与第二宽度w2可互不相同。可在第一有源区ar1与第二有源区ar2之间分别设置第一触点cb1至第三触点cb3。具体来说，可在第一上部栅极线gl1b上设置第一触点cb1，可在第二栅极线gl2上设置第二触点cb2，且可在第三下部栅极线gl3a上设置第三触点cb3。此处，第一触点cb1至第三触点cb3可对应于半导体元件的栅极触点，且也可被称为栅极触点图案或栅极触点插塞。在实施例中，第一触点cb1至第三触点cb3可被实作为方形图案。在实施例中，第一触点cb1的中心可与第一上部栅极线gl1b的中心对齐，第二触点cb2的中心可与第二栅极线gl2的中心对齐，且第三触点cb3的中心可与第三下部栅极线gl3a的中心对齐。可通过第一触点cb1及第三触点cb3来施加第一控制信号a，且可将第一控制信号a传输到第一上部栅极线gl1b及第三下部栅极线gl3a。另外，可通过第二触点cb2来施加第二控制信号b，以将第二控制信号b传输到第二栅极线gl2。第一下部栅极线gl1a及第三上部栅极线gl3b上不设置触点，且因此第一下部栅极线gl1a及第三上部栅极线gl3b可对应于虚设栅极线或虚设栅极电极。在实施例中，第一下部栅极线gl1a及第三上部栅极线gl3b中的至少一个可对应于被跳过的栅极电极(skippedgateelectrode)。根据所述实施例，由于对第一上部栅极线gl1b及第三下部栅极线gl3a施加第一控制信号a，因此第一上部栅极线gl1b与第三下部栅极线gl3a将电连接到彼此。这将在下文中参考图4至图14进行阐述。在本实施例中，第一切割层ct1与第二切割层ct2可以交错形式排列。具体来说，在交叉耦合区xcr中，第一切割层ct1是与第一有源区ar1相邻设置，且第二切割层ct2可与第二有源区ar2相邻设置。因此，当与包括在第一栅极线gl1至第三栅极线gl3之上交叉的3cpp切割层的标准单元比较时，标准单元100对第一触点cb1至第三触点cb3进行排列的自由度可提高，且交叉耦合区xcr在第二方向上的大小(以下，被称为‘高度’)可减小。图2b是根据实施例的标准单元100′的与图1所示交叉耦合结构xc对应的一部分的布局。参考图2b，标准单元100′可包括第一有源区ar1及第二有源区ar2、第一栅极线至第三栅极线gl1、gl2及gl3、第一切割层ct1及第二切割层ct2以及第一触点至第三触点cb1、cb2a、cb2b及cb3。标准单元100′是图2a所示标准单元100的经修改实例，且因此，参考图2a所提供的说明将适用于当前实施例。根据所述实施例，在交叉耦合区xcr′中，可在第二栅极线gl2上排列彼此间隔开的两个第二触点cb2a及cb2b。可通过这两个第二触点cb2a及cb2b来施加第二控制信号b，且可将第二控制信号b传输到第二栅极线gl2。以下，将对参考图2a所示的包括一个第二触点cb2的实施例进行阐述，但所述实施例也可如图2b所示包括两个第二触点cb2a及cb2b。图2c是根据比较例的标准单元100″的与交叉耦合结构对应的一部分的布局。此处，标准单元100″对应于2cpp交叉耦合结构。参考图2c，标准单元100″包括第一有源区ar1及第二有源区ar2、第一栅极线gl1及第二栅极线gl2、切割层ct以及多个触点cb1a至cb2b及cad。切割层ct被设置成沿第一方向在第一栅极线gl1及第二栅极线gl2上延伸，以将第一栅极线gl1划分成第一下部栅极线gl1a及第一上部栅极线gl1b且将第二栅极线gl2划分成第二下部栅极线gl2a及第二上部栅极线gl2b。分别对第一上部栅极线gl1b及第二下部栅极线gl2a上的触点cb1b及cb2a施加第一控制信号a，且分别对第一下部栅极线gl1a及第二上部栅极线gl2b上的触点cb1a及cb2b施加第二控制信号b。此处，触点cb1a及cb2b经由对角触点cad而电连接到彼此。如果利用标准单元100″来制造半导体元件，则可能出现触点cb1a及cb2b与对角触点cad之间的连接可被断开或者对角触点cad被断开的报警点(warningpoint)或脆弱模式(weakpattern)，且因此半导体元件的生产良率可降低。图3示出根据实施例的具有互不相同的高度h、h′及h″的第一标准单元sc1至第三标准单元sc3。参考图3，第一标准单元sc1具有第一高度h，第二标准单元sc2具有比第一高度h小的第二高度h′，且第三标准单元sc3具有比第二高度h′小的第三高度h″。第一高度至第三高度h、h′及h″可分别根据第一标准单元sc1至第三标准单元sc3上的轨道的数目(以下，被称为‘轨道数目’)来确定。此处，轨道是在第一方向(例如x方向)上延伸且彼此平行排列的导电线，且可对应于例如半导体元件中的第二金属层。第一标准单元sc1至第三标准单元sc3中的每一个可包括例如分别施加有接地电压及电源供应电压的第一电源区vss及第二电源区vdd、第一有源区ar1及第二有源区ar2以及mol区mol。第一高度h可对应于h1至h5的和(即，h＝h1+h2+h3+h4+h5)，第二高度h′可对应于h1′至h5′的和(即，h′＝h1′+h2′+h3′+h4′+h5′)，且第三高度h″可对应于h1″至h5″的和(即，h″＝h1″+h2″+h3″+h4″+h5″)。根据所述实施例，第一标准单元sc1至第三标准单元sc3可分别包括第一交叉耦合区xcr1。第一交叉耦合区xcr1可对应于根据所述一个或多个实施例的3cpp交叉耦合区，例如图2a所示xcr或图2b所示xcr′。作为另外一种选择，第二交叉耦合区xcr2可对应于根据比较例的2cpp交叉耦合区，例如图2c所示xcr″。第一交叉耦合区xcr1在第一方向上具有的大小(以下，称为‘宽度’)比第二交叉耦合区xcr2在第一方向上的大小大1cpp，但具有比第二交叉耦合区xcr2的高度小的高度。因此，第一交叉耦合区xcr1适用于高度小的标准单元(例如sc2及sc3)。半导体元件的设计规则已根据半导体加工技术的发展而变得严格。具体来说，随着每一个标准单元上的轨道的数目减少，标准单元的高度(以下，被称为‘单元高度’)可减小。轨道数目按照从第一标准单元sc1到第三标准单元sc3的次序减少，且因此，单元高度减小，并且mol区mol的高度从h3减小到h3″。在第一标准单元sc1中，mol区mol具有足够高的高度h3，从而可实作包括第一交叉耦合区xcr1或第二交叉耦合区xcr2的交叉耦合结构。在第二标准单元sc2及第三标准单元sc3中，第二交叉耦合区xcr2的高度大于mol区mol的高度h3′及h3″。因此，在第二标准单元sc2及第三标准单元sc3中，可能无法实作包括第二交叉耦合区xcr2的交叉耦合结构。然而，由于第一交叉耦合区xcr1的高度小于mol区mol的高度h3′及h3″，因此可在第二标准单元sc2及第三标准单元sc3中实作包括第一交叉耦合区xcr1的交叉耦合结构。另外，在包括3cpp切割层的3cpp交叉耦合结构中，对栅极触点(例如图2b所示cb1、cb2a、cb2b及cb3)进行排列的自由度由于3cpp切割层的配置而降低。如此一来，包括3cpp切割层的3cpp交叉耦合结构中的交叉耦合区的高度可大于第一交叉耦合区xcr1的高度，且例如可与第二交叉耦合区xcr2一样高。如上所述，根据所述实施例的第一交叉耦合区xcr1包括具有1cpp大小的两个切割层(例如图2a所示ct1及ct2)，以提高对栅极触点进行排列的自由度并减小第一交叉耦合区xcr1的高度。因此，即使当单元高度随着半导体加工技术的发展而减小(例如亚阈值9t(sub9t))时，仍可稳定地实作如图1所示的交叉耦合结构xc。图4是根据本发明概念实施例的标准单元100a的一部分的布局。参考图4，标准单元100a可包括第一有源区ar1及第二有源区ar2、第一栅极线gl1至第三栅极线gl3、第一触点cb1至第三触点cb3、第一切割层ct1及第二切割层ct2以及第一导线m0及第二导线m1。根据所述实施例的标准单元100a是参考图2a所示标准单元100的实作实例，且以上参考图2a所提供的说明可适用于当前实施例，并且省略了关于与图2a所示部件相同的部件的说明。以下，将在下文中阐述根据所述实施例的标准单元100a与参考图2a所示标准单元100之间的差异。第一导线m0可电连接到第一触点cb1及第三触点cb3。第一导线m0可包括第一部分及第二部分，所述第一部分电连接到第一触点cb1且在第一方向上延伸，所述第二部分电连接到第三触点cb3且在第二方向上延伸。在利用标准单元100a实作的半导体元件(例如图5至图7中的200a)中，第一导线m0的上表面可实质上处于与第一触点cb1及第三触点cb3的上表面相同的水平高度处。第一导线m0的下表面可高于第一触点cb1及第三触点cb3的下表面以及第二栅极线gl2的上表面，且因此第一导线m0可与第二栅极线gl2绝缘。在第二栅极线gl2及第二触点cb2之上设置有第二导线m1，且第二导线m1可电连接到第二触点cb2。第二导线m1可对应于设置在第一导线m0之上且与第一导线m0绝缘的上部金属层。举例来说，在利用标准单元100a实作的半导体元件(例如图5至图7所示200a)中，第二导线m1可对应于在第二方向上延伸的第一金属层。图5是沿图4所示线v-v′截取的剖视图，图6是沿图4所示线vi-vi′截取的剖视图，且图7是沿图4所示线vii-vii′截取的剖视图。此处，半导体元件200a可为根据图4所示布局来实作的实例。参考图5，衬底sub可为半导体衬底，举例来说，半导体衬底可包含硅、绝缘体上硅(silicon-on-insulator，soi)、蓝宝石上硅、锗、硅-锗及镓-砷中的一种。可在衬底sub上设置隔离层sti，且可在隔离层sti上设置第一绝缘层ild1。第一上部栅极电极ge1b及第二栅极电极ge2可位于隔离层sti上。第一上部栅极电极ge1b及第二栅极电极ge2可包含例如金属材料(例如钨(w)及钽(ta))、其氮化物、其硅化物及掺杂多晶硅，且可通过例如沉积工艺来形成。此处，第一上部栅极电极ge1b及第二栅极电极ge2可分别对应于图4所示第一上部栅极线gl1b及第二栅极线gl2。在第一上部栅极电极ge1b上设置有第一触点cb1，且第一触点cb1可包含具有导电性的任何材料，例如钨。第一导线m0电连接到第一触点cb1，且可包含具有导电性的任何材料，例如铜。第一导线m0的上表面可实质上处于与第一触点cb1的上表面相同的水平高度处。具体来说，从衬底sub的上表面到第一触点cb1的上表面的距离可实质上等于从衬底sub的上表面到第一导线m0的上表面的距离d1。另外，第一导线m0的下表面可高于第一触点cb1的下表面。具体来说，从衬底sub的上表面到第一导线m0的下表面的距离d2可大于从衬底sub的上表面到第一触点cb1的下表面的距离d3。因此，第一导线m0可与第二栅极电极ge2电绝缘。可在第一导线m0上设置第二绝缘层ild2。第二绝缘层ild2可包含绝缘材料，例如氧化物层、氮化物层及氮氧化物层中的一个。可在第二绝缘层ild2上设置第二导线m1。举例来说，第二导线m1可为包含w、铝(al)、铜(cu)、钼(mo)、钛(ti)、ta、钌(ru)或其合金的金属层，或者第二导线m1可为多晶硅层。参考图6，可在隔离层sti上设置第三下部栅极电极ge3a及第三上部栅极电极ge3b。第三下部栅极电极ge3a及第三上部栅极电极ge3b可包含例如金属材料(例如w及ta)、其氮化物、其硅化物及掺杂多晶硅，且可通过例如沉积工艺来形成。在第三下部栅极电极ge3a上设置有第三触点cb3，且第三触点cb3可包含具有导电性的任何材料，例如w。第一导线m0电连接到第三触点cb3，且可包含具有导电性的任何材料，例如铜。第一导线m0的上表面可实质上处于与第三触点cb3的上表面相同的水平高度处。具体来说，从衬底sub的上表面到第三触点cb3的上表面的距离可实质上等于从衬底sub的上表面到第一导线m0的上表面的距离d1。另外，第一导线m0的下表面可高于第三触点cb3的下表面。具体来说，从衬底sub的上表面到第一导线m0的下表面的距离d2可大于从衬底sub的上表面到第三触点cb3的下表面的距离d3。在一个实施例中，可在第三下部栅极电极ge3a与第三上部栅极电极ge3b之间的区(即，与图4所示第二切割层ct2对应的第二切割区ct2)中设置间隙填充层gf。在一个实施例中，间隙填充层gf可为氮化物层，且可包括例如硅绝缘层(sin)。在一个实施例中，第三下部栅极电极ge3a的切割表面cs1及第三上部栅极电极ge3b的切割表面cs2可被形成为矩形。此处，可不在第三下部栅极电极ge3a的切割表面cs1与间隙填充层gf之间以及第三上部栅极电极ge3b的切割表面cs2与间隙填充层gf之间设置间隔壁。与间隙填充层gf具有相同材料的间隙填充层可填充第一切割区ct1。参考图7，第一下部栅极电极ge1a、第二下部栅极电极ge2a及第三下部栅极电极ge3a可设置在隔离层sti上。可在第二绝缘层ild2中及在第二触点cb2上设置过孔v0，以电连接到第二触点cb2。过孔v0可包含具有导电性的任何材料。可在过孔v0上设置第二导线m1以电连接到过孔v0。第二栅极电极ge2可经由第二导线m1接收同一控制信号(例如图4所示b)。举例来说，第二导线m1可为包含w、铝(al)、铜(cu)、钼(mo)、钛(ti)、ta、钌(ru)或其合金的金属层，或者第二导线m1可为多晶硅层。图8是根据实施例的集成电路300a的一部分的布局。参考图8，集成电路300a可包括第一有源区ar1及第二有源区ar2、中间区或虚设区dr、第一有源鳍片af1至第四有源鳍片af4、第一虚设鳍片df1至第六虚设鳍片df6、第一栅极线320至第三栅极线340、第一切割层ct1及第二切割层ct2、第一栅极触点350a至第三栅极触点350c以及第一导线360及第二导线370。另外，集成电路300a可进一步包含沟槽硅化物(trenchsilicide)ts及源极/漏极触点ca。根据所述实施例的集成电路300a是参考图4所示标准单元100a的实作实例，且以上参考图4所提供的说明可适用于当前实施例，且不再予以赘述。第一有源鳍片af1至第四有源鳍片af4以及第一虚设鳍片df1至第六虚设鳍片df6沿第一方向延伸，且在第二方向上彼此平行。在一个实施例中，第一有源鳍片af1至第四有源鳍片af4以及第一虚设鳍片df1至第六虚设鳍片df6可以恒定的空间彼此间隔开。在第一有源区ar1中设置有第一有源鳍片af1及第二有源鳍片af2，且第一有源鳍片af1及第二有源鳍片af2可形成例如nmos晶体管(例如图1所示nm1及nm2)。另外，在第二有源区ar2中设置有第三有源鳍片af3及第四有源鳍片af4，且第三有源鳍片af3及第四有源鳍片af4可形成例如pmos晶体管(例如图1所示pm1及pm2)。此处，集成电路300a中所包括的有源鳍片af1至af4的数目及虚设鳍片df1至df6的数目可根据实施例而变化。第一切割层ct1在虚设区dr中相邻于第一有源区ar1设置，以将第一栅极线320划分成第一下部栅极线320a及第一上部栅极线320b。第二切割层ct2在虚设区dr中相邻于第二有源区ar2设置，以将第三栅极线340划分成第三下部栅极线340a及第三上部栅极线340b。在所述实施例中，第一切割层ct1及第二切割层ct2被实作为1cpp切割层。在当前实施例中，第一下部栅极线320a及第三上部栅极线340b可对应于虚设栅极线。沟槽硅化物ts可在第一有源区ar1及第二有源区ar2上设置成在第二方向上延伸。具体来说，沟槽硅化物ts中的每一者可设置在两个相邻栅极线gl1至gl3之间。源极/漏极触点ca可设置在沟槽硅化物ts上。图9是示出根据图8所示集成电路300a制造的半导体元件300a的实例的透视图。图10是沿图8所示线x-x′截取的剖视图。参考图9及图10，半导体元件300a可包括衬底305、第一绝缘层310及第二绝缘层315、第一有源鳍片af1至第四有源鳍片af4、第一虚设鳍片df1至第六虚设鳍片df6、第一下部栅极线320a及第一上部栅极线320b。第一下部栅极线320a及第一上部栅极线320b可分别对应于图8所示第一下部栅极线320a及第一上部栅极线320b。另外，第一切割区ct1可对应于图8所示第一切割层ct1。衬底305可为半导体衬底，且可实质上等同于图5至图7所示衬底sub。第一有源鳍片af1至第四有源鳍片af4以及第一虚设鳍片df1至第六虚设鳍片df6可连接到衬底305及/或与衬底305成一整体。在一个实施例中，第一有源鳍片af1及第二有源鳍片af2可为通过利用n+杂质对从衬底305垂直突出的部分进行掺杂而获得的有源区，第三有源鳍片af3及第四有源鳍片af4可为通过利用p+杂质对从衬底305垂直突出的部分进行掺杂而获得的有源区，且第一虚设鳍片df1至第六虚设鳍片df6可为从衬底305垂直突出且未经掺杂的区。第一绝缘层310可包含绝缘材料，例如氧化物层、氮化物层及氮氧化物层中的一种。可在第一有源鳍片af1至第四有源鳍片af4以及第一虚设鳍片df1至第六虚设鳍片df6之间的空间中将第一绝缘层310设置成所期望的(或作为另外一种选择，预定的)高度。由于第一绝缘层310设置在第一有源鳍片af1至第四有源鳍片af4以及第一虚设鳍片df1至第六虚设鳍片df6之间，因此第一绝缘层310可用作隔离层。第二绝缘层315可包含绝缘材料，例如氧化物层、氮化物层及氮氧化物层中的一种。第二绝缘层315可设置在第一有源鳍片af1至第四有源鳍片af4、第一虚设鳍片df1至第六虚设鳍片df6以及第一绝缘层310上。第二绝缘层315可用作第一有源鳍片af1及第二有源鳍片af2与第一下部栅极线320a之间以及第三有源鳍片af3及第四有源鳍片af4与第一上部栅极线320b之间的栅极绝缘层。第一下部栅极线320a可设置在第二绝缘层315、第一有源鳍片af1及第二有源鳍片af2以及第一虚设鳍片df1及第二虚设鳍片df2的一些部分上。如此一来，第一下部栅极线320a可具有覆盖第一有源鳍片af1及第二有源鳍片af2、第一虚设鳍片df1及第二虚设鳍片df2以及第二绝缘层315的一些部分的结构。第一上部栅极线320b可设置在第二绝缘层315、第四虚设鳍片df4至第六虚设鳍片df6以及第三有源鳍片af3及第四有源鳍片af4上。如此一来，第一上部栅极线320b可具有覆盖第四虚设鳍片df4至第六虚设鳍片df6以及第三有源鳍片af3及第四有源鳍片af4的一些部分的结构。根据实施例，形成第一栅极线320，且接着可在第一栅极线320的相对侧壁处形成间隔壁sp，并且可在第一切割区ct1处部分地移除第一栅极线320。因此，可将第一栅极线320划分成第一下部栅极线320a及第一上部栅极线320b。此处，第一下部栅极线320a的与第一切割区ct1接触的第一切割表面321及第一上部栅极线320b的与第一切割区ct1接触的第二切割表面322可分别被实作为矩形。尽管图式中未示出，但第三下部栅极线340a的与第二切割区ct2接触的第三切割表面及第三上部栅极线340b的与第二切割区ct2接触的第四切割表面可分别被实作为矩形。根据所述实施例，可在第一栅极线320中的与第一切割区ct1对应的部分上设置间隙填充层325。在一个实施例中，间隙填充层325可包括氮化物层，例如sin。具体来说，在通过第一切割区ct1移除第一栅极线320的一部分后，可通过原子层沉积(atomiclayerdeposition，ald)工艺在第一下部栅极线320a与第一上部栅极线320b之间形成间隙填充层325，以对应于第一切割区ct1。尽管图式中未示出，但可在第三下部栅极线340a与第三上部栅极线340b之间的第二切割区ct2处设置间隙填充层。第二切割区ct2的这一间隙填充层可与第一切割区ct1的间隙填充层325同时形成。第一切割区ct1及第二切割区ct2的间隙填充层可具有与相应的栅极线相同的宽度。参考图10，可在第一下部栅极线320a、间隙填充层325及第一上部栅极线320b上设置第一绝缘层ild1。可在虚设区dr中的第一上部栅极线320b上设置第一栅极触点350a。第一导线360设置在与第一栅极触点350a的层水平高度相同的层水平高度处，以电连接到第一栅极触点350a。可在第一绝缘层ild1、第一栅极触点350a及第一导线360上设置第二绝缘层ild2。可在第一导线360之上且具体来说在第二绝缘层ild2上设置第二导线370。图11是图9所示包括第一下部栅极线320a及第一上部栅极线320b的栅极结构gs的更详细透视图。图12是沿图11所示线xii-xii′截取的剖视图，且图13是沿图11所示线xiiia-xiiia′及线xiiib-xiiib′截取的剖视图。在图11至图13中，省略栅极绝缘层以方便进行阐述，但如图9所示，可进一步设置第二绝缘层315(例如栅极绝缘层)。参考图11，在第一栅极线320的相对侧壁处形成间隔壁sp后，可在第一栅极线320中移除与第一切割区ct1对应的一部分。此处，尽管通过第一切割区ct1来部分地移除第一栅极线320，但未移除间隔壁sp。因此，可遍及第一下部栅极线320a、第一切割区ct1及第一上部栅极线320b连续地设置间隔壁sp。可在第一下部栅极线320a与第一上部栅极线320b之间的第一切割区ct1上设置间隙填充层325。举例来说，间隙填充层325可包含sin。更详细来说，在第一切割区ct1处移除第一栅极线320的一部分后，可通过原子层沉积在第一下部栅极线320a与第一上部栅极线320b之间形成间隙填充层325以对应于第一切割区ct1。尽管图式中未示出，但可以相同的方式在第三下部栅极线340a与第三上部栅极线340b之间的第二切割区ct2处设置间隙填充层。图14是根据本发明概念实施例的标准单元100b的一部分的布局。参考图14，标准单元100b可包括第一有源区ar1及第二有源区ar2、第一栅极线gl1至第三栅极线gl3、第一触点cb1至第三触点cb3、第一切割层ct1及第二切割层ct2以及第一导线至第四导线m1a、m1b、m1c及m2。根据所述实施例的标准单元100b是参考图2a所示标准单元100的实例，且以上参考图2a所提供的说明可适用于当前实施例，因而省略关于与图2a所示部件相同的部件的说明。以下，将在下文中阐述根据所述实施例的标准单元100b与参考图2a所示标准单元100之间的差异。第一导线m1a至第三导线m1c可分别设置在第一栅极线gl1至第三栅极线gl3上。详细来说，第一导线m1a可设置在第一上部栅极线gl1b及第一触点cb1之上，且可电连接到第一触点cb1。第二导线m1b可设置在第二栅极线gl2及第二触点cb2之上，且可电连接到第二触点cb2。第三导线m1c可设置在第三下部栅极线gl3a及第三触点cb3之上，且可电连接到第三触点cb3。举例来说，在根据标准单元100b实作的半导体元件(例如图15至图17所示200b)中，第一导线m1a至第三导线m1c可对应于在第二方向上延伸的第一金属层。第四导线m2可设置在第一导线m1a至第三导线m1c之上，且可电连接到第一导线m1a至第三导线m1c。详细来说，可在过孔v1a上、在第一导线m1a上、在过孔v1b上及在第三导线m1c上设置第二导线m2，且第四导线m2可将第一导线m1a与第三导线m1c电连接到彼此。举例来说，在利用标准单元100b实作的半导体元件(例如图15至图17所示200b)中，第四导线m2可对应于在第一方向上延伸的第二金属层。图15是沿图14所示线xv-xv′截取的剖视图，图16是沿图14所示线xvi-xvi′截取的剖视图，且图17是沿图14所示线xvii-xvii′截取的剖视图。此处，半导体元件200b可为根据图14所示布局来实作的实例。半导体元件200b对应于参考图5至图7所示的半导体元件200a的经修改实例，且将省略关于与图5至图7所示部件相同的部件的说明。参考图15，可在第一上部栅极电极ge1b上设置第一触点cb1，可在第一触点cb1上设置过孔v0a，可在过孔v0a上设置第一导线m1a，且可在相同的层水平高度处设置第一导线m1a至第三导线m1c以形成第一金属层。参考图16，可在第二栅极电极ge2上设置第二触点cb2，可在第二触点cb2上设置过孔v0b，可在过孔v0b上设置第二导线m1b，且可在相同的层水平高度处设置第一导线m1a至第三导线m1c以形成第一金属层。参考图17，可在第三下部栅极电极ge3a上设置第三触点cb3，可在第三触点cb3上设置过孔v0c，且可在过孔v0c上设置第三导线m1c。可在第三导线m1c上设置过孔v1b，且可在过孔v1b上设置第四导线m2以形成第二金属层。第三绝缘层ild3可设置在第三导线m1c上。图18是根据实施例的集成电路300b的一部分的布局。参考图18，集成电路300b可包括第一有源区ar1及第二有源区ar2、第一有源鳍片af1至第四有源鳍片af4、第一虚设鳍片df1至第三虚设鳍片df3、第一栅极线320至第三栅极线340、第一切割层ct1及第二切割层ct2、第一栅极触点350a至第三栅极触点350c、第一导线370a至第三导线370c以及第四导线380。另外，集成电路300b可进一步包含沟槽硅化物ts及源极/漏极触点ca。根据所述实施例的集成电路300b是参考图8所示集成电路300a的经修改实例，且将省略关于与集成电路300a的部件相同的部件的说明。第一栅极触点350a至第三栅极触点350c可分别设置在第一栅极线320至第三栅极线340上。可在第一栅极触点350a至第三栅极触点350c上分别设置第一过孔355b至355d。第一导线370a至第三导线370c可分别设置在第一栅极线320至第三栅极线340上以在第二方向上延伸。详细来说，第一导线370a设置在第一过孔355b上以电连接到第一过孔355b。另外，第二导线370b设置在第一过孔355c上以电连接到第一过孔355c。另外，第三导线370c设置在第一过孔355d上以电连接到第一过孔355d。可在第一导线370a及第三导线370c上分别设置第二过孔375a及375b。第四导线380设置在第二过孔375a及375b上，且可在第一方向上延伸。图19是沿图18所示线xix-xix′截取的剖视图。参考图19，半导体元件300b可为根据参考图18所示布局制造的实例。根据所述实施例的半导体元件300b是参考图9及图10所示半导体元件300a的经修改实例，且将省略关于与半导体元件300a的部件相同的部件的说明。可在第二绝缘层315、第一有源鳍片af1及第二有源鳍片af2以及第一虚设鳍片df1上设置第一下部栅极线320a。可在第二绝缘层315、第三虚设鳍片df3以及第三有源鳍片af3及第四有源鳍片af4上设置第一上部栅极线320b。可在虚设区dr中的第一上部栅极线320b上形成第一栅极触点350a。可在第一栅极触点350a上设置第一过孔355b，且可在第一过孔355b上设置第一导线370a以形成第一金属层。可在第一导线370a上设置第二过孔375a，且可在第二过孔375a上设置第四导线380以形成第二金属层。图20是根据本发明概念实施例的具有交叉耦合结构的扫描双稳态触发器400的方块图。参考图20，扫描双稳态触发器400可包括多路复用器mux及双稳态触发器ff。扫描双稳态触发器400可包括以上参考图1至图19中的一个或多个所述的交叉耦合结构，且具体来说，多路复用器mux及双稳态触发器ff均可包括交叉耦合结构(例如图1所示xc)。根据所述实施例，可利用图2a、图2b、图4、图8、图14或图18所示标准单元100、标准单元100′、标准单元100a、标准单元300a、标准单元100b或标准单元300b来实作多路复用器mux、主锁存器(masterlatch)ml及/或从锁存器(slavelatch)sl。根据所述实施例，可利用标准单元来实作扫描双稳态触发器400。根据一个或多个实施例的集成电路可包括将用来实作包括交叉耦合结构的扫描双稳态触发器400的标准单元。多路复用器mux接收数据输入信号d及扫描输入信号si，且可根据操作模式而选择并提供数据输入信号d及扫描输入信号si中的一个作为内部信号is。在本实施例中，多路复用器mux可包括交叉耦合结构(例如图1所示xc)。多路复用器mux在第一操作模式中选择数据输入信号d并基于数据输入信号d来提供内部信号is，且在第二操作模式中选择扫描输入信号si并基于扫描输入信号si来提供内部信号is。举例来说，第一操作模式可为进行数据传输的正常模式，且第二操作模式可为进行测试操作的扫描测试模式。双稳态触发器ff可基于时钟信号clk来对内部信号is进行锁存。在所述实施例中，双稳态触发器ff可为包括主锁存器ml及从锁存器sl的主-从双稳态触发器。主锁存器ml基于时钟信号clk对内部信号is进行锁存，且从锁存器基于时钟信号clk对来自主锁存器ml的输出进行锁存以提供输出信号out。在一个实施例中，主锁存器ml及/或从锁存器sl可被实作成包括交叉耦合结构。图21是根据本发明概念实施例的具有交叉耦合结构xc的多路复用器500的电路图。参考图21，多路复用器500可包括第一三态反相器(tri-stateinverter)tivta及第二三态反相器tivtb。第一三态反相器tivta与第二三态反相器tivtb共享输出节点y，且可被设置成面对彼此。可利用标准单元来实作多路复用器500。交叉耦合结构xc可对应于图1所示交叉耦合结构xc。第一三态反相器tivta可包括第一pmos晶体管pm1及第三pmos晶体管pm3以及第一nmos晶体管nm1及第三nmos晶体管nm3。具体来说，第三pmos晶体管pm3可包括连接到电源供应端子vdd的源极及被施加数据输入信号d的栅极，且第三nmos晶体管nm3可包括连接到接地端子gnd的源极以及被施加数据输入信号d的栅极。第一pmos晶体管pm1可包括与第三pmos晶体管pm3的漏极连接的源极、被施加扫描使能信号se的栅极及连接到输出节点y的漏极。第一nmos晶体管nm1可包括连接到第一pmos晶体管pm1及输出节点y的漏极、被施加经反相扫描使能信号nse的栅极及连接到第三nmos晶体管nm3的源极。第二三态反相器tivtb可包括第二pmos晶体管pm2及第四pmos晶体管pm4以及第二nmos晶体管nm2及第四nmos晶体管nm4。具体来说，第四pmos晶体管pm4可包括连接到电源供应端子vdd的源极及被施加扫描输入信号si的栅极，且第四nmos晶体管nm4可包括连接到接地端子gnd的源极以及被施加扫描输入信号si的栅极。第二pmos晶体管pm2可包括连接到第四pmos晶体管pm4的漏极的源极、被施加经反相扫描使能信号nse的栅极及连接到输出节点y的漏极。第二nmos晶体管nm2可包括连接到第二pmos晶体管pm2及输出节点y的漏极、被施加扫描使能信号se的栅极及连接到第四nmos晶体管nm4的源极。如上所述，扫描使能信号se可施加到第一pmos晶体管pm1的栅极及第二nmos晶体管nm2的栅极，且经反相扫描使能信号nse可施加到第一nmos晶体管nm1的栅极及第二pmos晶体管pm2的栅极。因此，第一pmos晶体管pm1及第二pmos晶体管pm2以及第一nmos晶体管nm1及第二nmos晶体管nm2可形成交叉耦合结构xc。根据所述实施例，交叉耦合结构xc可被实作为参考图2a、图2b、图4、图8、图14或图18所示的标准单元100、标准单元100'、标准单元100a、标准单元300a、标准单元100b或标准单元300b。图22是根据实施例的集成电路ic的布局，所述集成电路ic包括实作有图21所示多路复用器的标准单元500a。参考图22，集成电路ic可包括至少一个标准单元500a，所述至少一个标准单元500a是由被标示为粗实线的单元边界来界定。标准单元500a可包括第一有源区ar1及第二有源区ar2、虚设区dr、多个栅极线gl、多个栅极触点cb、多个源极/漏极触点ca、电源线vdd及电源线vss、第一金属层m1及第二金属层m2。在所述实施例中，标准单元500a可包括交叉耦合区510，且交叉耦合区510可对应于图2a所示交叉耦合区xcr或图2b所示交叉耦合区xcr′。此处，交叉耦合区510可被实作为与第一栅极线520至第三栅极线540对应的整个3cpp的大小，且可包括分别具有1cpp大小的第一切割层ct1及第二切割层ct2。因此，标准单元500a可被实作成具有包括1cpp切割层的3cpp交叉耦合结构。在所述实施例中，可在第一栅极线520至第三栅极线540上设置第一导线550a至第三导线550c，且第一导线550a至第三导线550c可经由栅极触点cb而分别电连接到第一栅极线520至第三栅极线540。另外，在第一导线550a及第三导线550c上设置有第四导线560，且第四导线560可经由过孔v1而电连接到第一导线550a及第三导线550c。然而，本发明概念的一个或多个实施例并非仅限于此，即如图4至图13所示，标准单元500a可包括第一导线(例如图4所示m0)及位于第二栅极线530上的第二导线(例如图4所示m1)，所述第一导线电连接到第一栅极线520上的栅极触点cb及第三栅极线540上的栅极触点cb且具有与栅极触点cb的上表面处于实质上相同水平高度处的上表面。图23是根据本发明概念实施例的具有交叉耦合结构xc′的存储器单元600的电路图。参考图23，存储器单元600可包括在电源供应端子vcc与接地节点vss之间并联连接的一对第一反相器inv1及第二反相器inv2以及与第一反相器inv1的输出节点及第二反相器inv2的输出节点连接的第一传输晶体管(passtransistor)ps1及第二传输晶体管ps2。所述一对第一反相器inv1及第二反相器inv2形成交叉耦合结构xc′，且交叉耦合结构xc′可对应于图1所示交叉耦合结构xc。第一传输晶体管ps1及第二传输晶体管ps2可分别连接到位线bl及互补位线/bl。第一传输晶体管ps1的栅极及第二传输晶体管ps2的栅极可连接到字线wl。第一反相器inv1包括串联连接到彼此的第一上拉晶体管pu1及第一下拉晶体管pd1，且第二反相器inv2包括串联连接到彼此的第二上拉晶体管pu2及第二下拉晶体管pd2。第一上拉晶体管pu1及第二上拉晶体管pu2可为pmos晶体管，且第一下拉晶体管pd1及第二下拉晶体管pd2可为nmos晶体管。另外，为形成一个锁存电路，可将第一反相器inv1的输入节点连接到第二反相器inv2的输出节点，且可将第二反相器inv2的输入节点连接到第一反相器inv1的输出节点。根据所述实施例，交叉耦合结构xc′可被实作为参考图2a、图2b、图4、图8、图14或图18所示的标准单元100、标准单元100′、标准单元100a、标准单元300a、标准单元100b或标准单元300b。图24是根据实施例的数据处理装置1000的方块图，数据处理装置1000包括具有交叉耦合结构的扫描双稳态触发器。参考图24，数据处理装置1000可包括扫描双稳态触发器群组1100及逻辑电路1200，且数据处理装置1000可被实作为集成电路ic、片上系统(system-on-chip)soc、中央处理器(centralprocessingunit，cpu)或处理器。扫描双稳态触发器群组1100可包括多个扫描双稳态触发器sff，所述多个扫描双稳态触发器sff中的每一个可被实作为参考图18所示的扫描双稳态触发器400。扫描双稳态触发器sff可包括根据所述一个或多个实施例的交叉耦合结构，且具体来说可被实作为参考图2a、图2b、图4、图8、图14或图18所示的标准单元100、标准单元100′、标准单元100a、标准单元300a、标准单元100b或标准单元300b。扫描双稳态触发器sff可根据时钟信号clk与逻辑电路1200进行数据通信。逻辑电路1200可为同步电路或异步电路。逻辑电路1200可对输入数据din或扫描数据sin进行处理，且可提供与处理结果对应的输出数据dout。图25是根据本发明概念实施例的存储媒体2000的方块图。参考图25，存储媒体2000可为计算机可读存储媒体，且可包括可在用于对计算机提供命令及/或数据的同时可由计算机读取的任意存储媒体。举例来说，计算机可读存储媒体2000可包括：磁性或光学媒体，例如磁盘、磁带、只读光盘存储器(compactdiscread-onlymemory，cd-rom)、数字多功能光盘-只读存储器(digitalversatiledisk-rom，dvd-rom)、可刻录光盘(compactdisk-recordable，cd-r)、可重写光盘(compactdisk-rewritable，cd-rw)、可刻录数字多功能光盘(digitalversatiledisk-recordable，dvd-r)或可重写数字多功能光盘(digitalversatiledisk-rewritable，dvd-rw)；易失性或非易失性存储器，例如随机存取存储器(randomaccessmemory，ram)、只读存储器(readonlymemory，rom)或闪速存储器；可经由通用串行总线(universalserialbus，usb)接口存取的非易失性存储器；微机电系统(microelectromechanicalsystems，mems)等。计算机可读存储媒体2000可插入到计算机中，可整合到计算机中或可经由通信媒体(例如网络及/或无线电链路)连接到计算机。如图25所示，计算机可读存储媒体2000可包括放置及路由(placeandroute，p&r)程序2100、库2200、分析程序2300及数据结构2400。放置及路由程序2100可包括多个指令，所述多个指令用于利用标准单元库来执行设计集成电路的方法，所述标准单元库包含关于根据本发明概念实施例的具有交叉耦合结构的标准单元的信息。举例来说，计算机可读存储媒体2000可存储放置及路由程序2100，放置及路由程序2100包括某些指令，所述指令用于利用标准单元库来设计集成电路，所述标准单元库包含图式中的一个或多个图所示的标准单元。库2200可包含关于标准单元(即，构成集成电路的单元)的信息。分析程序2300可包括执行多个指令，所述多个指令基于对集成电路进行定义的数据来执行分析集成电路的方法。数据结构2400可包括存储空间，所述存储空间用于管理在以下过程中产生的数据：利用库2200中所包括的标准单元库从库2200中所包括的一般标准单元库提取特定信息；或通过分析程序2300来对集成电路的特性进行分析。尽管已参考本发明概念的实施例具体示出并阐述了本发明概念，然而应理解，可在不背离以上权利要求的精神及范围的条件下，在本文中作出形式及细节上的各种改变。当前第1页12当前第1页12