一种隧穿场效应晶体管数字标准单元的版图结构设计方法
【技术领域】
[0001]本发明专利涉及集成电路数字标准单元设计领域，具体涉及一种遂穿场效应晶体管数字标准单元的版图设计方法。
【背景技术】
[0002]数字标准单元版图包含了集成电路的尺寸、各层拓扑定义等信息，全部的掩膜版数据。版图的设计必须遵守特定的规则，这些规则由工艺制造厂商确定，使用不同厂商的工艺所需要遵循的规则不尽相同。而为了与EDA工具兼容，实现EDA工具的一些流程，如布局布线，标准单元库在画版图时又有着自己的一些规则。这些规则主要有:
[0003]1)电源轨道的设计一般在版图的顶部和底部，这样在布局阶段可以将两个单元上下颠倒地对拼，从而复用VDD或VSS电源轨，提高版图的利用率。
[0004]2)每个标准单元的大小在外型上都是等高的矩形，高度相同，使得在后端布局时可以将标准单元水平排列，并使得电源轨道可以整齐地顺利拼接，形成一条整齐的电源轨。在SMIC13的工艺中，确定单元固定高度。
[0005]3)标准单元宽度可变，但为格点Pitch的整数倍，这样可以方便EDA工具进行布线，连接标准单元。由于上层金属连线(Metal2、3、4等)最小宽度间距等设计规则可能与Metal 1的要求不同，定义Pitch时应使用上层金属的设计规则。
[0006]4)标准单元输入输出pin脚的位置在横纵坐标方向上都要求在格点Pitch中间。这就要求画版图时的Label的位置在宽度、高度方向上都要等于(x+1/2).Pitch。这使得在后端工具布线的时候最大限度的利用连线资源，并且保证在布局布线中连线间距不会出现违反设计规则要求的情况。
[0007]5)所有标准单元的版图内部尽可能使用下层金属连线(一般只用Metall)。这样做事将上层金属留给布局布线使用。
[0008]6)N+和P+注入层在边界上的高度也要固定，边界上的高度是指单元Boarder层上各注入层的高度，单元内部注入层高度可以根据需要做轻微改变。这样做一是满足设计规则的约束，更重要的是标准单元拼接的需要。和电源轨一样，布局布线时单元拼接完成以后，这些注入层将连接成一整片。
[0009]7)由于标准单元最后会进行拼接，为了满足拼接以后仍然不违反Design Rule。在标准单元版图边界处的间距也有要求，具体来说对于Metall、AA有源区等到单元边界Boarder的距离要求是设计规则的一半，这样可以保证在拼接完成后左右两个单元在边界处依然可以满足设计要求。
[0010]隧穿场效应晶体管(TFET)源漏的掺杂类型是相反的，通过改变栅极电压的大小，使得反向偏置的PN结发生带带遂穿，从而实现导通。TFET是三端器件，无衬底，分别N型TFET和P型TFET两种。以N-TFET举例，源端掺杂为P+，漏端掺杂为N+，沟道区(i区)掺杂为P。
[0011]iVs=0V，Vd= 1￥和￥厂0￥时沖-14二极管结构处于反偏状态，体5丨中沿Si/s12W面方向的能带图平缓分布。源区价带中的电子与沟道区导带中的空穴之间的势皇很宽，难以发生带带遂穿，器件处于关态。当vs= OV、V d= IV和Vg= IV时，由于栅极电压增大，能带发生剧烈弯曲，遂穿结处势全宽度减小，源区价带中的导电电子很大比例通过带带遂穿进入到沟道区的导带中，器件开始开启，电流随着栅极电压增大。由于上述的工作原理，TFET的亚阈值摆幅能够突破传统MOSFET的限制，在低功耗市场上有着很广泛的运用。
【发明内容】
[0012]本发明的目的是提出一种遂穿场效应晶体管数字标准单元的版图结构设计方法，在传统的MOSFET数字标准单元的版图基础上，通过对版图结构和掺杂浓度的改变，得到实验需要的遂穿场效应晶体管数字标准单元版图。
[0013]本发明是通过下述技术方案实现的。
[0014]—种遂穿场效应晶体管TFET数字标准单元版图结构设计方法，所述方法包括:
[0015]确定所述遂穿场效应晶体管TFET数字标准单元的版图设计基本参数:根据所述基本参数和制定版图设计的基本规则，确定TFET数字标准单元的版图结构，具体为:确定单元固定高度和计算出格点Pitch的最小值；确定Pitch值之后，参考SMIC库的设计，逐步确定其他设计规范，例如P管区高度(SP/MVP)、N管区高度(SN/MVN)、电源和地布线金属层以及P管SP上SN的高度；
[0016]其中，TFET版图中采用P-sub层来实现低掺杂沟道区，N/P LDD区单独用两块额外的板进行注入，N/PLDD注入板分别盖住栅的一半；源漏注入版交界处盖在源的厚侧墙上，使得多晶硅掺杂能够按照所需的类型掺杂。
[0017]作为本发明的进一步改进，所述版图设计的基本规则包括:电源轨道的设计、标准单元大小、标准单元宽度、格点Pitch、输入输出pin脚位置。
[0018]作为本发明的进一步改进，所述遂穿场效应晶体管是三端器件无衬底、用P-sub层实现低掺杂区，与CMOS标准工艺兼容，区别主要在于非对称源漏结构。
[0019]作为本发明的进一步改进，所述方法还包括确定TFET版图的源漏N/P版交界处距离栅边缘的距离，同时采用栅漏underlap结构，有利于抑制TFET双极效应。
[0020]作为本发明的进一步改进，TFET工艺方面的修改在于对N/PLDD区进行重掺杂注入。
[0021]本发明对比已有技术具有以下创新点:隧穿场效应晶体管版图中源漏掺杂非对称，器件串联时有源区面积会更大；遂穿场效应晶体管的PIN结构，器件关态时静态电流非常小，有效降低静态功耗，同时由于其亚阈值摆幅能突破60mv/deC极限，使得电路充放电速度更快。
【附图说明】
[0022]图1是本发明的遂穿场效应晶体管数字标准单元的版图示意图；
[0023]图2是本发明具体实施实例的示意图。
【具体实施方式】
[0024]下面结合【附图说明】及【具体实施方式】对本发明进一步说明。
[0025]本发明的具体实施例是利用隧穿场效应晶体管替代传统的CMOS器件组成一个两输入或非门电路结构。
[0026]首先，通过附图1所示的遂穿场效应晶体管的版图设计基本参数，将其规范化后作为技术文档进行保存。所述遂穿场效应晶体管的版图设计基本参数包括:单元固定高度3.69um、格点Pitch的值为0.41um、P管区高度(SP/MVP)为2.02um、N管区高度(SN/MVN) 1.07um、电源和地布线金属层(M1)0.54um以及P管SP上SN的高度0.31um等。
[0027]对于遂穿场效应晶体管数字标准单元，应先设计数字标准单元的逻辑电路原理图，再进行电路仿真，从而根据电路性能需要确定电路的器件尺寸。器件尺寸需要反复优化来寻求一个最优值。根据所述电路原理图和遂穿场效应晶体管的版图设计基本参数要求，按照其逻辑结构确定版图。
[0028]如附图2所示，该电路为二输入或非门电路。与传统M0SFET不同的是，所有器件都为TFET器件。TFET器件相比于传统器件的不同体现在面积上的不同。TFET器件在并联时与传统M0SFET相比并无不同，但是当TFET器件串联时，由于TFET源漏掺杂非对称，故不能像传统M0SFET —样共用一个有源区，而应该分别画出并相连。
[0029]除此之外，TFET由于版图和工艺与传统M0SFET不同，其亚阈值摆幅能突破传统M0SFET的60mv/dec的极限，具有更高的充放电速度。同时，由于TFET的PIN器件结构，器件具有较小的关态电流，可以显著降低TFET电路的静态功耗。
[0030]以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
【主权项】
1.一种隧穿场效应晶体管数字标准单元的版图结构设计方法，其特征在于，所述设计方法包括: 确定所述遂穿场效应晶体管TFET数字标准单元的版图设计基本参数: 根据所述基本参数和制定版图设计的基本规则，确定TFET数字标准单元的版图结构，具体为:确定单元固定高度和计算出格点Pitch的最小值；确定Pitch值之后，参考SMIC库的设计，逐步确定其他设计规范，例如P管区高度(SP/MVP)、N管区高度(SN/MVN)、电源和地布线金属层以及P管SP上SN的高度； 其中，TFET版图中采用P-sub层来实现低掺杂沟道区，N/P LDD区单独用两块额外的板进行注入，N/PLDD注入板分别盖住栅的一半；源漏注入版交界处盖在源的厚侧墙上，使得多晶硅掺杂能够按照所需的类型掺杂。2.根据权利要求1所述的方法，其特征在于:所述版图设计的基本规则包括:电源轨道的设计、标准单元大小、标准单元宽度、格点Pitch、输入输出pin脚位置。3.根据权利要求1所述的方法，其特征在于:所述遂穿场效应晶体管是三端器件无衬底、用P-sub层实现低掺杂区，与CMOS标准工艺兼容，区别主要在于非对称源漏结构。4.根据权利要求1所述的方法，其特征在于:所述方法还包括确定TFET版图的源漏N/P版交界处距离栅边缘的距离，同时采用栅漏underlap结构，有利于抑制TFET双极效应。5.根据权利要求1所述的方法，其特征在于:TFET工艺方面的修改在于对N/PLDD区进行重掺杂注入。
【专利摘要】本发明提出了一种遂穿场效应晶体管数字标准单元的版图结构设计方法，在传统的MOSFET数字标准单元的版图基础上，通过对版图结构和掺杂浓度的改变，得到实验需要的遂穿场效应晶体管数字标准单元版图。其中包括确定遂穿场效应晶体管数字标准单元的版图设计基本参数，设计数字标准单元原理图并根据电路性能确定器件尺寸后，根据上述内容最终确定遂穿场效应晶体管的版图结构。本发明设计出的隧穿场效应晶体管版图中源漏掺杂非对称，器件串联时有源区面积会更大；遂穿场效应晶体管的PIN结构，器件关态时静态电流非常小，有效降低静态功耗，同时由于其亚阈值摆幅能突破60mv/dec极限，使得电路充放电速度更快。
【IPC分类】H01L29/36, H01L29/739, H01L29/08, G06F17/50
【公开号】CN105390538
【申请号】CN201510888155
【发明人】王一文, 马芝, 宋博扬, 苏杭, 刘记朋, 黄继攀, 王明江
【申请人】哈尔滨工业大学深圳研究生院
【公开日】2016年3月9日
【申请日】2015年12月4日