半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请的交叉参考
[0002]2014年8月25日提出的日本专利申请N0.2014-170330的公开包括说明书、附图和摘要，通过参考的方式将其作为整体合并于此。
技术领域
[0003]本发明涉及一种半导体器件和制造半导体器件的方法，并且能够优选用在使用例如氮化物半导体及其制造方法的半导体器件中。
【背景技术】
[0004]近年来，采用每个都具有大于Si的带隙的II1-V族化合物的半导体器件已经引起了人们的关注。在它们之中，正在开发采用氮化镓(GaN)的半导体器件，因为氮化镓是一种具有如下优势的材料:1)击穿电场大；2)电子饱和速度大；3)热导率大；4)可在AlGaN和GaN之间形成良好的异质结；5)氮化镓无毒且安全性高；等。
[0005]而且，因为氮化镓的高耐压和高速开关特性，正在开发每个都是采用氮化镓的功率M0SFET (金属绝缘体半导体场效应晶体管)并且可在每个中执行常关操作的半导体器件。
[0006]例如，日本未审查专利申请公开N0.2013-118343公开了一种采用栅极凹槽结构的MIS型化合物半导体器件。在该半导体器件中，用于栅电极的凹槽形成在层间绝缘膜、钝化膜和化合物半导体层叠中。
【发明内容】
[0007]本发明人对使用上述氮化物半导体的半导体器件进行了研究和开发，并正在进行深入研究，以改善常关状态型半导体器件的特性。在研究和发展的过程中，揭示了存在进一步改善使用氮化物半导体的半导体器件的特性的空间。
[0008]从本说明书的描述和附图，其他问题和新的特征将变得明显。
[0009]在本申请公开的优选实施例中，将如下简要描述其典型实施例的概述。
[0010]根据本申请公开的一个实施例的半导体器件具有穿透上绝缘膜、下绝缘膜和阻挡层到达沟道层的中间的沟槽，和经由栅绝缘膜布置在沟槽中和上绝缘膜上的栅电极。上绝缘膜的带隙小于下绝缘膜的带隙。此外，上绝缘膜的带隙小于栅绝缘膜的带隙。
[0011]在根据本申请公开的且如下所述的典型实施例的半导体器件中，能够提高半导体器件的特性。
【附图说明】
[0012]图1是示出根据第一实施例的半导体器件的构造的截面图；
[0013]图2是示出根据第一实施例的半导体器件的构造的平面图；
[0014]图3是示出根据第一实施例的半导体器件的制造步骤的截面图；
[0015]图4是示出根据第一实施例的半导体器件的制造步骤的、图3之后的制造步骤的截面图；
[0016]图5是示出根据第一实施例的半导体器件的制造步骤的、图4之后的制造步骤的截面图；
[0017]图6是示出根据第一实施例的半导体器件的制造步骤的、图5之后的制造步骤的截面图；
[0018]图7是示出根据第一实施例的半导体器件的制造步骤的、图6之后的制造步骤的截面图；
[0019]图8是示出根据第一实施例的半导体器件的制造步骤的、图7之后的制造步骤的截面图；
[0020]图9是示出根据第一实施例的半导体器件的制造步骤的、图8之后的制造步骤的截面图；
[0021]图10是示出根据第一实施例的半导体器件的制造步骤的、图9之后的制造步骤的截面图；
[0022]图11是示出根据第一实施例的半导体器件的制造步骤的、图10之后的制造步骤的截面图；
[0023]图12是示出根据第一实施例的半导体器件的制造步骤的、图11之后的制造步骤的截面图；
[0024]图13是示出根据第一实施例的半导体器件的制造步骤的、图12之后的制造步骤的截面图；
[0025]图14A至14D是沟槽的底部表面的端部附近的示意图，用于说明第一实施例的效果;
[0026]图15A至15D是示出电荷注入状态的能带图。
[0027]图16是示出将电荷注入到晶体管中的上绝缘膜中的步骤和晶体管的驱动步骤的时序图；
[0028]图17是示出根据第二实施例的半导体器件的构造的截面图；
[0029]图18是示出根据第二实施例的半导体器件的构造的平面图；
[0030]图19是示出根据第二实施例的半导体器件的构造的截面图；
[0031]图20是示出根据第二实施例的半导体器件的制造步骤的截面图；
[0032]图21是示出根据第二实施例的半导体器件的制造步骤的、图20之后的制造步骤的截面图；
[0033]图22是示出根据第二实施例的半导体器件的制造步骤的、图21之后的制造步骤的截面图；
[0034]图23是示出根据第二实施例的半导体器件的制造步骤的、图22之后的制造步骤的截面图；
[0035]图24是示出根据第二实施例的半导体器件的制造步骤的、图23之后的制造步骤的截面图；
[0036]图25是示出根据第二实施例的半导体器件的制造步骤的截面图；
[0037]图26是示出根据第二实施例的半导体器件的制造步骤的平面图；
[0038]图27是示出根据第二实施例的半导体器件的制造步骤的、图24之后的制造步骤的截面图；
[0039]图28是示出根据第二实施例的半导体器件的制造步骤的、且与图18指定的线B一致的截面图；
[0040]图29是示出根据第二实施例的半导体器件的制造步骤的平面图；
[0041]图30是示出根据第二实施例的半导体器件的制造步骤的、图27之后的制造步骤的截面图；
[0042]图31是示出根据第二实施例的半导体器件的制造步骤的、且与图18指定的线B一致的截面图；
[0043]图32A和32B是沟槽的底部表面的端部附近的示意图，用于说明第二实施例的效果；和
[0044]图33是示出将电荷注入到晶体管的上绝缘膜中的步骤和晶体管的驱动步骤的时序图。
【具体实施方式】
[0045]如果需要为方便起见，通过将下面的实施例中的每个分成多个部分或实施例来描述它们；然而，多个部分或实施例不是彼此不相关的，而是它们存在着其中一个是其他的部分的或全部的变形、应用实例、详细的描述或补充说明的关系，除非另有说明。当在下面的实施例中提到要素的数字等时(包括个数、数值、量、范围等)，该数字不限制于特定的数字，而可以大于或小于该特定的数字，除非另有说明或除原则上该数字明显限制于特定数字以外。
[0046]而且，在下面的实施例中，构成部分(也包括要素步骤等)不一定是必要的，除非另有说明或原则上显然是必要的。类似地，当在下面的实施例中提到构成部分等的形状和位置关系等时，也应当包括基本上与该形状等相同或类似的那些形状等，除非另有说明或除原则上认为明显不同以外。这与上述数字等(包括个数、数值、数和范围等)是相同的。
[0047]在下文中，将参考附图详细描述优选实施例。在用于说明实施例的全部图中，彼此具有相同功能的部件将用相同或相关的参考数字表示，并将省略重复描述。当存在多个类似的部件(部分)时，个体或特定部分可通过对共同参考数字增加符号来表示。在下面的实施例中，原则上将不重复相同或相似部分的描述，除非特别必要。
[0048]在实施例所使用的图中，为了使它们更易于观看，即使在截面图中也省略了影线。
[0049]在截面图或平面图中，每个部分的大小与实际器件的大小是不对应的，并且可以显示相对较大的特定部分，以便使视图更容易理解。这与截面图和平面图彼此对应的情况是相同的。
[0050](第一实施例)
[0051]在下文中，将参考附图详细描述根据本实施例的半导体器件。
[0052][结构描述]
[0053]图1是示出根据本实施例的半导体器件的构造的截面图。图2是示出根据本实施例的半导体器件的构造的平面图。图1的截面图例如对应于图2的A-A截面。
[0054]根据本实施例的半导体器件是采用氮化物半导体的MIS(金属绝缘体半导体)型FET (场效应晶体管)。该半导体器件也被称为HEMT (高电子迀移率晶体管)或功率晶体管。根据本实施例的半导体器件是一种所谓的凹槽栅极型半导体器件。
[0055]在根据本实施例的半导体器件中，沟道层CH和阻挡层BA依次形成在衬底S上，如图1所示。其中将形成晶体管的有源区AC被元件隔离区ISO分开(见图2)。
[0056]绝缘膜(IF1、IF2)形成在阻挡层BA上。该绝缘膜包括两层绝缘膜。下绝缘膜IF1形成在阻挡层BA上，且上绝缘膜IF2形成在下绝缘膜IF1上。
[0057]在图案化栅电极GE时，该绝缘膜(IF1、IF2)具有蚀刻停止层的作用。上绝缘膜IF2是带隙比下绝缘膜IF1的带隙小的膜。此外，上绝缘膜IF2是带隙比后述的栅绝缘膜GI的带隙小的膜(见图15)。
[0058]经由栅绝缘膜GI，在穿透绝缘膜(IF1、IF2)和阻挡层BA到达沟道层CH的中间的沟槽T中，形成栅电极GE。沟道层CH和阻挡层BA包括氮化物半导体，并且阻挡层BA是一种带隙宽于沟道层CH的带隙的氮化物半导体层。
[0059]二维电子气2DEG产生在沟道层CH和阻挡层BA之间的界面附近，靠近沟道层CH。当将阈值电位(电位V2>0，也称为驱动电位)施加到栅电极GE时，沟道形成在栅绝缘膜GI和沟道层CH之间的界面附近。
[0060]二维电子气2DEG通过下面的机理形成。形成沟道层CH和阻挡层BA的氮化物半导体(在这里，氮化镓基半导体)在带隙和电子亲和势方面彼此是不相同的。因此，方形阱势产生在这些半导体之间的接合面。通过在方形阱势中积累电子，二维电子气2DEG产生在沟道层CH和阻挡层BA之间的界面附近。
[0061]在这里，形成在沟道层CH和阻挡层BA之间的界面附近的二维电子气2DEG，被其中形成栅电极GE的沟槽T分开。因此，在根据本实施例的半导体器件中，在不将阈值电位施加到栅电极GE时，可保持截止状态，且在将阈值电位施加到栅电极GE时，在形成沟道的情况下可保持导通状态。因此，可执行常关状态操作。
[0062]将进一步详细描述根据本实施例的半导体器件的构造。在根据该实施例的半导体器件中，包括氮化物半导体的沟道层CH形成在衬底S上，且包括氮化物半导体的阻挡层BA形成在沟道层CH上，如图1所示。替代地，成核层、应变缓和层和缓冲层等，可从衬底S侧依次设置在衬底S和沟道层CH之间。这