F2)起蚀刻停止层的作用，因此会很好地形成二维电子气，并能够改善晶体管的性能。
[0088]由于绝缘膜(IF1、IF2)起蚀刻停止层的作用，所以可使暴露在栅电极GE两侧的绝缘膜(IF1、IF2)的表面后退。由此可使暴露在那的绝缘膜(IF1、IF2)的表面后退。然而，当蚀刻终止时，优选保留上绝缘膜IF2。例如，当使用氧化硅膜作为栅绝缘膜GI时且当暴露下绝缘膜(氧化硅膜)IF2时，下绝缘膜IF2会被迅速蚀刻且会使阻挡层BA暴露在蚀刻气氛，这可能导致阻挡层BA会被蚀刻损坏。因此，优选在保留上绝缘膜的状态下停止蚀亥IJ。用于起蚀刻停止层的作用的绝缘膜(IF1、IF2)的优选厚度，可根据蚀刻条件和绝缘膜的类型来改变；然而，在本实施例中，优选使绝缘膜IF1和IF2的总厚度为例如约0.03至0.1 μπι。此外，为了在蚀刻终止时留下尽可能多的绝缘膜IF2，优选上绝缘膜IF2的厚度为约0.02至0.07 μ m0此外，考虑到可能产生的后面描述的隧穿现象，优选使绝缘膜IF1的厚度为约0.01至0.03 μ m。
[0089]图案化栅电极GE以使其在一个方向上(向右侧，即在图8中的漏电极DE侧)具有突出的形状。换句话说，执行图案化，使得将场板电极提供为栅电极GE的一部分。场板电极是栅电极GE的部分区域，是指从靠近漏电极DE的沟槽T的端部向漏电极DE延伸的电极部分。栅电极GE也在另一个方向上(向左侧，S卩，在图8中的源电极SE侧)突出。然而，向漏电极DE侧突出的量大于向源电极SE侧突出的量。
[0090]随后，在栅电极GE上形成层间绝缘膜IL1，如图9所示。例如，通过使用CVD方法等，在栅电极GE和绝缘膜(IF1、IF2)上沉积氧化硅膜作为层间绝缘膜IL1，使其具有约
0.7 μπι的厚度。
[0091]随后，通过使用光刻技术和蚀刻技术，在层间绝缘膜IL1中形成接触孔CIS和C1D，如图10所示。通过使用例如未示出的光致抗蚀膜作为掩膜，蚀刻其中形成源电极SE的区域中的层间绝缘膜IL1，形成接触孔C1S，并通过蚀刻其中形成漏电极DE的区域中的层间绝缘膜IL1，形成接触孔C1D。在蚀刻中，还移除位于层间绝缘膜IL1下面的绝缘膜(IF1、IF2)。因此，阻挡层BA从每个接触孔CIS和C1D的底部暴露。每个接触孔CIS和C1D由此布置在栅电极GE两侧的阻挡层BA上。当形成接触孔CIS和C1D时，也在栅电极GE上形成接触孔(C1G)(见图 2)。
[0092]随后，在包括接触孔CIS和C1D等内部的层间绝缘膜IL1上形成导电膜CL，如图11所示。在包括接触孔CIS和C1D内部的层间绝缘膜IL1上首先形成欧姆层。例如，通过使用溅射法等，在包括接触孔CIS和C1D内部的层间绝缘膜IL1上沉积钛(Ti)膜，使其具有约0.05 μπι的厚度。随后，通过使用溅射法等，在欧姆层上沉积铝膜作为金属膜，使其具有约0.6μπι的厚度。随后，执行热处理以降低阻挡层ΒΑ和欧姆层之间的耦合电阻。例如，在氮气氛下以650°C的温度执行热处理大约30秒。替代地，可使用铝以外的铝合金作为金属膜。例如，可使用Α1和Si的合金(Al-Si)、A1和Cu (铜)的合金(Al-Cu)、和Al、Si和Cu的合金(Al-S1-Cu)等作为铝合金。
[0093]随后，通过使用光刻技术和蚀刻技术图案化Ti/Al膜，在接触孔CIS和C1D中和在接触孔CIS和C1D上，形成源电极SE和漏电极DE，如图12所示。通过使用例如光刻技术，在导电膜CL上形成覆盖其中形成源电极SE的区域和其中形成漏电极DE的区域的光致抗蚀膜PR4，以便使用光致抗蚀膜PR4作为掩膜蚀刻导电膜CL。由此形成源电极SE和漏电极DEo在这种情况下，也可将导电膜CL嵌入在栅电极GE上的接触孔C1G中，并在其上形成栅极布线GL(见图2)。然后，移除光致抗蚀膜PR4。
[0094]随后，在绝缘膜IL1上、包括源电极SE和漏电极DE上，形成保护绝缘膜(也称为表面保护膜)PR0，如图13所示。例如，通过使用CVD方法等，在绝缘膜IL1上、包括源电极SE和漏电极DE上，沉积氮氧化硅(S1N)膜作为保护绝缘膜。
[0095]通过以上步骤，可形成图1示出的半导体器件。在这里，上述步骤是一个实例，并且可通过上述步骤以外的步骤，制造根据本实施例的半导体器件。
[0096]在本实施例中，如上所述，通过形成具有小于下绝缘膜IF1的带隙的膜的上绝缘膜IF2，可以在上绝缘膜IF2中积累电荷(在这里，电子)，从而能够提高在沟槽的角部处的电场强度。结果，即使在沟槽的角部处也会完全形成沟道，从而能够减小导通电阻并增加导通电流。因此，可以提尚晶体管的驱动能力。
[0097]图14A至14D是用于说明本实施例的效果的、沟槽底部表面的端部附近的示意图。当使用单层绝缘膜(例如，氧化硅膜)IF作为覆盖膜时，位于绝缘膜IF的底部表面和栅电极GE的底部表面之间的等电位曲线之间的间隙变大，如图14A所示。另一方面，当在上绝缘膜IF2中积累电荷(在这里，电子)时，如在本实施例中，位于绝缘膜IF2的底部表面和栅电极GE的底部表面之间的等电位曲线之间的间隙变小，如图14B所示。通过这样在源端增强电场能使导通电流变大，从而能够提高晶体管的驱动能力。
[0098]特别是，在沟槽T的底部表面的端部(角部)处，栅绝缘膜GI的厚度变大，从而可能会产生其中施加到栅电极GE的电压被缓和且不太可能形成通道的情况。此外，当栅绝缘膜GI的厚度大到以致于大于沟槽T的深度(第一深度、第二深度)时，如图14C所示，会产生其中进一步不太可能形成沟道的情况。例如，当栅绝缘膜GI的厚度大到以致于大于沟槽T的深度(第一深度、第二深度)时，如图14C所示，与其厚度小到以致于小于沟槽Τ的深度的情况相比，在沟槽Τ的底部表面的端部(角部)处栅绝缘膜GI的厚度可能比较大，从而可能会产生其中进一步不太可能形成沟道的情况。在这里，CP表示电流路径。
[0099]当考虑到晶体管的承受电压打算用例如约20V或更大的电压驱动晶体管时，如上所述，即使选择具有良好耐受电压的绝缘材料(例如，氧化铝或氧化硅)，栅绝缘膜GI的厚度也需要求在0.1 μπι(ΙΟΟΟΑ)或更大。另一方面，如果沟槽Τ的深度被制造得太大，则担心可能会产生如下所述的故障。如果沟槽Τ的深度被制造得太大，则沟槽Τ的蚀刻就会变得困难。此外，如果深挖沟道层CH，则当晶体管在操作时由沟槽Τ的侧壁占用电流路径(见图14C中的CP)的比率变大，从而使电阻增加。因此，优选沟槽Τ的底部位于从阻挡层ΒΑ和沟道层CH之间的边界(二维电子气2DEG)深约0.01至0.02 μ m的位置(在本实施例中约为0.01 μπι)。使阻挡层ΒΑ的厚度和沟槽Τ的深度两者都大是可能的；然而在这种情况下，很难将源电极SE欧姆耦合到阻挡层ΒΑ和将漏电极DE欧姆耦合到阻挡层ΒΑ，从而导致它们之间电阻的增加。另外，为了形成具有良好结晶特性的阻挡层(AlGaN)ΒΑ，优选在0.02至0.04μπι(200至400A)的范围内调整其厚度。
[0100]如上所述，存在着使栅绝缘膜GI的厚度变大且沟槽Τ的深度变小的趋势，这使得解决不太可能形成沟道的上述问题更加重要。
[0101]另一方面，根据本实施例，通过形成具有小于下绝缘膜IF1的带隙的膜的上绝缘膜IF2，可以在上绝缘膜IF2中积累电荷(在这里，电子)，从而能够提高在沟槽的角部处的电场强度。因此，也可以在源端增强电场，使得能够有效形成沟道。
[0102]随后，参考图15Α-16，将描述在上绝缘膜IF2积累电荷(在这里，电子)的原因，和积累电荷的方法。15Α至lf5D是示出电荷注入的情况的能带图。图16是示出将电荷注入到晶体管的上绝缘膜中的步骤和晶体管的驱动步骤的时序图。
[0103]通过向栅电极GE提供使隧穿电流流过下绝缘膜IF1的程度的高电压(电位VI)，可执行将电荷注入到上绝缘膜IF2中。例如，当使用已在本实施例中描述的且具有约
0.02 μπι的厚度的绝缘膜IF1时，通过向栅电极GE施加约30至50V的电位，可经由上绝缘膜IF1从二维电子气2DEG将电荷注入到上绝缘膜IF2中。替代地，当绝缘层IF1的厚度约为0.01至0.02 μπι时，用约30至50V的电位可将电荷注入到绝缘膜IF2中。
[0104]当施加到栅电极GE的电位小时(例如，约10V)，不产生隧穿现象，如图15Α所示。另一方面，当将高电位(例如，约40V)施加到栅电极GE时，会产生隧穿现象并经由绝缘膜IF1将电荷注入到上绝缘膜IF2中，如图15Β所示。由于上绝缘膜(SiN) IF2的带隙小于下绝缘膜(Si02) IF1的带隙，所以在上绝缘膜(SiN) IF2中积累隧穿注入电子(e )。而且，栅绝缘膜(A1203)的带隙大于上绝缘膜(SiN)IF2的带隙，注入的电子(e )在被保持在上绝缘膜(SiN) IF2中。当完全注入电荷时，如图15C所示，由于电荷的注入，箭头之间的电位差变小了。在不向栅电极GE施加电位的情况下，也保持注入的电荷。此外，当晶体管操作时，SP，当通过向栅电极施加阈值电位(例如，约10V)使晶体管处于导通状态时，不会产生隧穿现象，如图lf5D所示，因此不会注入新的电荷，并在上绝缘膜(SiN)IF2中仍然保持注入的电子(e )，从而使晶体管的导通操作没有问题。
[0105]例如，在待机时段St中将电位(电子注入电位)V1施加到栅电极GE达时段tl，如图16所示。在这种状态下，源极电位和漏极电位中的每一个都为例如0V。因此，电荷会积累在上绝缘膜IF2中。然后，在使晶体管导通/截止操作的切换时段Sw中，通过向栅电极GE施加电位(阈值电位)V2达时段t2，使晶体管处于导通状态。在这种状态下，源极电位为例如0V且漏极电位为例如0至10V。电位VI大于电位V2。电位VI为30至50V，且电位V2为5至15V。时段tl为约1至10秒，而时段t2约为10 8至10 4秒。
[0106]因此，能够在上绝缘膜IF2中积累电荷，并能在源端使等电位曲线之间的间隙变小。而且，通过在源端增强电场可使导通电流变大，从而能够提高晶体管的驱动能力。
[0107](第二实施例)
[0108]在第一实施例中，通过使用栅电极GE并通过向栅电极GE施加高电位，在上绝缘膜IF2中积累电荷；然而，通过提供和使用电荷注入电极CIE，也会在上绝缘膜IF2中积累电荷。
[0109]在下文中，将参考附图详细描述根据本实施例的半导体器件。在该实施例中，除电荷注入电极