半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]包括说明书、附图和摘要的于2014年9月3日提交的日本专利申请N0.2014-179180的公开的全部内容通过引用并入本文中。
技术领域
[0003]本发明涉及半导体器件，并且适用于包括非易失性存储器的诸如微计算机的半导体器件。
【背景技术】
[0004]作为非易失性存储器的存储系统，存在其中数据“ 1”或“0”被存储在各存储器单元中的系统(例如，参照日本未经审查的专利申请公开N0.2004-318941(专利文献1))和其中互补数据“ 1 ”和“0”被存储在一对存储器单元中的系统(例如，参照日本未经审查的专利申请公开N0.2008-117510(专利文献2))。在前一种系统中，通过将流过存储器单元的电流与参考电流进行比较，读取存储器单元的数据(下文中，被称为参考电流读取系统)。在后一种系统中，通过比较流过构成存储器单元对的存储器单元的电流，读取存储器单元对的数据(下文中，被称为互补读取系统)。
[0005]相比于互补读取系统，参考电流读取系统具有快速读取速度并且能够增大存储容量(能够减小存储器大小)。然而，参考电流读取系统的缺点是，相比于互补读取系统，可重写计数小，因为必须完全擦除存储器单元。因此，参考电流读取系统用于其中没有频繁发生重写的代码区。
[0006]另一方面，相比于参考电流读取系统，互补读取系统具有小存储容量(大存储器大小)；然而，互补读取系统能够减小读取电流并且增大可重写计数。因此，互补读取系统用于其中频繁发生重写的数据区。
[0007]飞思卡尔半导体公司(Freescale Semiconductor, Inc.)提供了安装带有EEE (增强型EEPR0M)功能的片上闪速存储器的处理器(参照非专利文献1)。所关注的带有EEE功能的闪速存储器可选择优先减小存储器大小的情况和优先进行保持(保持能力)的情况。然而，其具体硬件构造是未知的。
[0008][专利文献]
[0009](专利文献1)日本未经审查的专利申请公开N0.2004-318941
[0010](专利文献2)日本未经审查的专利申请公开N0.2008-117510
[0011][非专利文献]
[0012](非专利文献 l)Melissa Hunter和Derrick Klotz 的“Using the Kinetis FamilyEnhanced EEPR0M Funct1nality”(使用 Kinetis 系列的增强型 EEPR0M 功能)，FreescaleSemiconductor Applicat1n Note，文献号:AN4282, Rev.0，03/2011。
【发明内容】
[0013]如上所述，在现有技术的非易失性存储器的情况下，在代码区中采用参考电流读取系统，在数据区中采用互补读取系统。在这种情况下，通过硬件决策采用参考电流读取系统和互补读取系统中的哪个。因此，存在的不便问题是，用户不能够根据应用自由改变数据区的存储器大小和代码区的存储器大小。
[0014]根据本说明书的描述和附图，本发明的其它问题和新特征将变得清楚。
[0015]根据本发明的一个实施例的半导体器件包括可在参考电流读取系统和互补读取系统之间切换的非易失性存储器。
[0016]根据上述的一个实施例，可以自由地改变非易失性存储器中的数据区的存储器大小和代码区的存储器大小。
【附图说明】
[0017]图1是示出根据实施例1的半导体器件的构造的框图；
[0018]图2A和图2B是示出存储器单元的构造和操作的说明图(在分栅闪速存储器元件的情况下)；
[0019]图3A至图3C是示出存储器单元的构造和操作的说明图(在叠栅闪速存储器单元的情况下)；
[0020]图4是示出互补读取系统中的单元数据的说明图；
[0021]图5是示出参考电流读取系统中的单元数据的说明图；
[0022]图6是示出图1中示出的闪速存储器模块的构造的框图；
[0023]图7是示出图6中示出的层级感测放大器带的详细构造的附图；
[0024]图8是示出图7的电路构造中的互补读取系统中的存储器单元电流的路径的附图；
[0025]图9A和图9B是示出用于驱动图7中示出的层级感测放大器带中的各控制信号线的驱动器电路的构造的图；
[0026]图10是示出图9中示出的控制信号CMPL0N的产生电路的示例的附图；
[0027]图11是示出图7和图8中示出的感测放大器的构造的示例的电路图；
[0028]图12是示出图6中示出的输出缓冲器的构造的示例的电路图；
[0029]图13是示出用于产生图12中示出的控制信号SEN_0R的电路的示例的附图；
[0030]图14是示出参考电流读取系统中的读操作的示例的定时图；
[0031]图15是示出互补读取系统中的读操作的示例的定时图；
[0032]图16是示出图6中示出的写入系统路径的细节的电路图；
[0033]图17是示出图16中示出的程序锁存电路中的每个的细节的电路图；
[0034]图18是示出根据实施例2的层级感测放大器带的详细构造的附图；
[0035]图19是示出图18的电路构造中的互补读取系统中的存储器单元电流的路径的附图；
[0036]图20A和图20B是示出用于驱动图18和图19中示出的层级感测放大器带中的各控制信号线的驱动器电路的构造的图；
[0037]图21是示出根据实施例2的参考电流读取系统中的读操作的示例的定时图；
[0038]图22是示出根据实施例2的互补读取系统中的读操作的示例的定时图；
[0039]图23是示出根据实施例3的半导体器件中的闪速存储器模块的构造的框图；
[0040]图24是示出图23中示出的列选择单元和读取感测放大器带的详细构造的图；
[0041]图25是示出图24的电路构造中的互补读取系统中的存储器单元电流的路径的附图；
[0042]图26A和图26B是示出用于驱动图24中示出的读取感测放大器带和列选择单元中的各控制信号线的驱动器电路的构造的图；
[0043]图27是示出根据实施例3的参考电流读取系统中的读操作的示例的定时图；以及
[0044]图28示出根据实施例3的互补读取系统中的读操作的示例的定时图。
【具体实施方式】
[0045]下文中，参照附图详细描述各实施例。下面将闪速存储器作为非易失性存储器器件的示例进行说明。然而，非易失性存储器器件不特别限于闪速存储器，只要它是诸如EEPR0M(电可擦除可编程只读存储器)的电可擦除可编程非易失性存储器。在下面的说明中，相同的符号或参考标号附于相同或对应的元件并且将省略对其的重复说明。
[0046]<实施例1>
[0047](微计算机)
[0048]图1是示出根据实施例1的半导体器件的构造的框图。图1示出作为半导体器件的示例的微计算机(MCU)l的构造。
[0049]参照图1，例如，通过采用用于CMOS(互补型金属氧化物半导体)的集成电路制造技术，将微计算机1形成在诸如单晶硅的一个半导体芯片中。
[0050]微计算机1包括中央处理单元(CPU) 2、随机存取存储器(RAM) 5和闪速存储器模块(FMDL)6，如图1中所示。中央处理单元2包括指令控制部分和执行部分，并且执行指令。随机存取存储器5用于中央处理单元2的工作空间。闪速存储器模块6被设置为用于存储数据和程序的非易失性存储器模块。
[0051 ] 微计算机1还包括直接存储器存取控制器(DMAC) 3、总线接口电路(BIF) 4、闪速定序器(FSQC)7、外部I/O端口(PRT)8和9、定时器(TMR) 10、时钟脉冲发生器(CPG)ll、高速总线(HBUS)12和外围总线(PBUS)13o
[0052]总线接口电路4执行高速总线12和外围总线13之间的总线接口控制或总线桥接控制。闪速定序器7执行对闪速存储器模块(FMDL)6的命令访问控制。时钟脉冲发生器11产生用于控制微计算机1的内部时钟CLK。
[0053]尽管没有特别受限，但在图1的情况下微计算机1的总线体系结构具有高速总线(HBUS)12和外围总线(PBUS)13。尽管没有特别受限，但高速总线12和外围总线13中的每个具有数据总线、地址总线和控制总线。相比于所有电路耦接到公共总线的情况，通过提供高速总线12和外围总线13这两条总线，可以减轻总线的负载并且保证高速访问操作。
[0054]中央处理单元2、直接存储器访问控制器3、总线接口电路4、随机存取存储器5和闪速存储器模块6耦接到高速总线12。闪速定序器7、外部I/O端口 8和9、定时器10和时钟脉冲发生器11耦接到外围总线13。
[0055]微计算机1还包括:时钟端子XTAL/EXTAL，其被耦接到振荡器或者被供应外部时钟；外部硬件备用端子STB，其用于指示备用状态；外部重置端子RES，其用于指示重置；夕卜部电源端子Vcc ;和外部接地端子Vss。
[0056]在图1中，使用不同的CAD工具设计作为逻辑电路的闪速定序器7和形成在阵列中的闪速存储器模块6。因此，为了方便起见，将它们示出为单独的电路块。然而，它们组合构成闪速存储器16。
[0057]闪速存储器模块6经由只读高速接入端口(HACSP) 15耦接到高速总线(HBUS) 12。CPU 2或DMAC 3可从高速总线12经由高速接入端口 15读取-访问闪速存储器模块6。当CPU 2或DMAC 3写入-访问并且初始化闪速存储器模块6时，它们通过以总线接口 4为媒介经由外围总线(PBUS) 13向闪速定序器7发出命令。响应于这条命令，闪速定序器7从外围总线PBUS经由低速接入端口(LACSP)对闪速存储器模块执行初始化和写操作的控制。
[0058](存储器单元的构造和操作)
[0059]图2A和图2B和图3A至图3C是示出存储器单元的构造和操作的说明图。图2A和图2B示出分栅闪速存储器元件的情况，图3A至图3C示出叠栅闪速存储器单元的情况。
[0060]参照图2A，分栅闪速存储器元件包括控制栅CG和存储器栅MG，控制栅CG和存储器栅MG借助栅绝缘膜布置在源区和漏区之间的沟道形成区上方。诸如氮化硅(SiN)的电荷捕获区布置在存储器栅MG和栅绝缘膜之间。控制栅CG耦接到字线WL，存储器栅MG耦接到存储器栅选择线MGL。控制栅CG的侧上的漏区(或源区)耦接到位线BL，存储器栅MG的侧上的源区(或漏区)耦接到源线SL。
[0061]图2B示出在读取和写入/擦除分栅闪速存储器元件时位线BL、控制栅CG、存储器栅MG、源线SL和阱区(WELL)处的电压建立的示例。
[0062]具体地，为了减小存储器单元的阈值电压Vth，例如，设置诸如BL = 1.5V、CG =0.0V、MG = -10V、SL = 6V和WELL = 0V。因此，在因阱区(WLL)和存储器栅MG之间的高电场产生的电子和空穴之中，空穴被从阱区(WELL)注入到电荷捕获区(SiN)。以共享存储器栅的多个存储器单元为单位，执行这个过程。
[0063]为了增大存储器单元的阈值电压Vth，例如，设置诸如BL = 0V、CG = 1.5V、MG =10V、SL = 6V和WELL = 0V。在这种情况下，当写电流从源线SL流入位线中时，在控制栅和存储器栅的边界部分中产生热电子，产生的热电子被注入电荷捕获区(SiN)。根据位线电流流动与否，决定电子注入。因此，以位为单位控制这个过程。
[0064]在进行读取时，例如，设置诸如BL = 1.5V、CG = 1.5V、MG = 0V、SL = 0V和WELL=0V。当存储器单元的阈值电压Vth低时，存储器单元的电阻变小(导通(0N)状态)，当阈值电压vth高时，存储器单元的电阻变大(截止(OFF)状态)。
[0065]通过将浮置栅FG和控制栅CG借助栅绝缘膜堆叠在源区和漏区之间的沟道形成区上方，形成图3A中示出的叠栅闪速存储器元件。控制栅CG耦接到字线WL。漏区耦接到位线BL，源区耦接到源线SL。
[0066]图3B和图3C示出在读取和写入/擦除叠栅闪速存储器元件时位线BL、字线WL、源线SL和阱区(WELL)的电压建立的示例。图3B示出在通过热载流子写入系统增大阈值电压Vth并且通过将电子释放到阱区WELL而减小阈值电压Vth的情况下的电压建立的示例。图3C示出在通过FN穿隧写入系统增大阈值电压Vth并且通过将电子释放到位线BL而减小阈值电压Vth的情况下的电压建立的示例。
[0067]在本说明书中，控制栅CG也被称为控制电极，耦接到位线BL的杂质区也被称为第一主电极，耦接到源线SL的杂质区也被称为第二主电极。
[0068](关于参考电流读取系统和互补读取系统)
[0069]图4是示出互补读取系统中的单元数据的说明图。图5是示出参考电流读取系统中的单元数据的说明图。
[0070]作为闪速存储器模块中的信息存储系统，存在其中通过使用两个非易失性存储器单元实现信息的一位的存储的互补读取系统和其中通过使用一个非易失性存储器单元实现信息的一位的存储的参考电流读取系统。
[0071]参照图4，在互补读取系统中，存储器阵列中预先指定的两个可重写非易失性存储器单元MCI和MC2被用作表达一位的双单元。在本说明书中，存储器单元MCI被称为正单元并且存储器单元MC2被称为负单元。存储器单元MCI和MC2中的每个可保持单元数据“1”(低阈值电压状态；其中阈值电压小于擦除验证电平的状态)或单元数据“0”(高阈值电压状态；其中阈值电压等于或大于擦除验证电平的状态)。
[0072]通过将互补数据存储在作为双单元的非易失性存储器单元MCI和MC2中，实现通过双单元的信息存储。也就是说，如图4的部分(A)中所示，双单元数据“0”对应于正单元MCI保持单元数据“0”并且负单元MC2保持单元数据“1”的状态。如图4的部分⑶中所示，双单元数据“1”对应于正单元MCI保持单元数据“1”并且负单元MC2保持单元数据“0”的状态。如图4的部分(C)中所示，双单元中的正单元MCI和负单元MC2 二者保持单元数据“ 1 ”的状态对应于初始化状态，双单元数据是不定的。
[0073]参照图5，在参考电流读取系统中，数据的一位被存储在存储器阵列中的各可重写非易失性存储器单元MC中。因此，在参考电流读取系统中，正单元和负单元之间没有区别。如图5的部分(A)中所示，单元数据“1”对应于存储器单元MC保持单元数据“1”的状态(低阈值电压状态)。如图5的部分(B)中所示，单元数据“0”对应于存储器单元MC保持单元数据“0”的状态(高阈值电压状态)。
[0074](闪速存储器模块)
[0075]图6是示出图1中示出的闪速存储器模块的构造的框图。在图6中，纸页空间的上下方向被称为列方向，纸页空间的左右方向被称为行方向。参照图6，闪速存储器模块6包括存储器垫(memory mat) 20、输出缓冲器(0BUF) 34、第一行解码器(RDEC1) 30和第二行解码器(RDEC2)31。
[0076]存储器垫20包括层级感测放大器带23和在列方向上设置在层级感测放大器带两侧的存储器阵列22和24作为一个构成单元(下文中，被称为存储器块21)。多个这种存储器块21在列方向上布置在存储器垫20中(图6只典型地示出一个存储器块21)。以下，存储器阵列22也被称为上部存储器阵列22，存储器阵列24也被称为下部存储器阵列24。
[0077]存储器垫20包括在行方向上延伸的多条字线WL、在行方向上延伸的多个存储器栅选择线MGL、在行方向上延伸的多条源线SL、在列方向上延伸的多条子位线SBL。为存储器阵列22和24中的每个提供这些控制信号线。
[0078]存储器垫20包括公共设置在存储器垫20中的多条写入系统主位线WMBL和读取系统主位线RWBL。多条写入系统主位线WMBL中的每条对应于多条子位线SBL，并且经由子位线选择器26U和26D耦接到对应的子位线SBL。也就是说，写入系统主位线WMBL和子位线SBL是分层级的。
[0079]布置在矩阵中的多个存储器单元MC设置在存储器阵列22和24中。存储器阵列的各行对应于字线WL中的每条，并且对应于存储器栅选择线MGL中的每条。也就是说，字线WL和存储器栅选择线MGL以存储器阵列的行为单位进行设置。存储器阵列的各列对应于子位线SBL中的各条。也就是说，子位线SBL以存储器阵列的列为单位进行设置。源线SL公共耦接到存储器阵列的多行。在进行数据读取时，源线SL耦接到接地节点VSS。
[0080]注意的是，图6示出各存储器单元是分栅闪速存储器元件的情况。各存储器单元可以是叠栅闪速存储器元件。在该情况下，不提供存储器栅选择线MGL。
[0081]图6中示出的闪速存储器模块6的特征是，可以在其中通过使用两个非易失性存储器单元实现信息的一位的存储的互补读取系统和其中通过使用一个非易失性存储器单元实现信息的一位的存储的参考电流读取系统之间进行切换。
[0082]在互补读取系统中，采用耦接到公共字线WL的一对可重写非易失性存储器单元作为双单元。图6的存储器阵列24典型地示出耦接到公共字线WL的一对存储器单元MCI和MC2。类似地，存储器阵列22典型地示出耦接到公共字线WL的一对存储器单元MC3和MC4。在本说明书中，存储器单元MCI和MC3被称为正单元，存储器单元MC2和MC4被称为负单元。
[0083]在构成双单元的存储器单元MCI和MC2中，各存储器栅MG耦接到对应的公共存储器栅选择线MGL，各控制栅CG耦接到对应的公共字线WL。各存储器单元的源耦接到公共源线SL。存储器单元MCI和MC2还以列为单位耦接到对应的子位线SBL。
[0084]在参考电流读取系统中，数据的一位被存储在存储器单元MCI至MC4中的每个中。在这种情况下，正单元和负单元之间没有区别。
[0085]层级感测放大器带23包括感测放大器SA、读取列选择器25、子位线选择器26U和26D。
[0086]感测放大器SA包括第一输入节点和第二输入节点，并且放大流过与第一输入节点耦接的第一输出信号线CBLU的电流和流过与第二输入节点耦接的第二输出信号线CBLD的电流之间的差，从而输出这两个电流值的比较结果(以下，第一输出信号线CBLU也被称为上部输出信号线，第二输出信号线CBLD也被称为下部输出信号线)。感测放大器SA的输出信号经由在列方向上延伸的读取系统主位线RMBL被传递到输出缓冲器(0BUF)34。输出缓冲器34耦接到高速总线HBUS的数据总线HBUS-D。输出缓冲器34经由高速数据总线HBUS-D将感测放大器SA的输出供应到图1中示出的CPU 2、DMAC3等。
[0087]读取列选择器25包括PM0S晶体管51U至54U和51D至54D。通过切换这些PM0S晶体管，读取列选择器25用作耦接切换单元，其改变各子位线SBL和上述输出信号线CBLU和CBLD之间的耦接(