阻挡层BA可能会损坏，且晶体管的操作性能可能会劣化。
[0141]另一方面，在本实施例中，绝缘膜(IF1、IF2)起蚀刻停止层的作用，从而能够改善晶体管的性能。
[0142]可使暴露在栅电极GE的两侧的绝缘膜(IF1、IF2)的表面后退。然而，当蚀刻终止时，优选保留上绝缘膜IF2。例如，当使用氧化硅膜作为栅绝缘膜GI时且当暴露下绝缘膜(氧化硅膜)IF2时，下绝缘膜IF2会被迅速蚀刻且会使阻挡层BA暴露到蚀刻气氛，这可能导致阻挡层BA会被蚀刻损坏。因为如上所述阻挡层BA的厚度小，所以当阻挡层BA损坏时很可能会影响二维电子气。因此，优选在保留上绝缘膜的状态下停止蚀刻。
[0143]图案化栅电极GE以使其具有在一个方向上(向右侧，即在图24中的漏电极DE侧)突出的形状。换句话说，执行图案化，使得将场板电极提供为栅电极GE的一部分。场板电极是栅电极GE的部分区域，是指从靠近漏电极DE的沟槽T的端部向漏电极DE延伸的电极部分。栅电极GE也在另一个方向上(向左侧，S卩，在图24中的源电极SE侧)突出。然而，向漏电极DE侧的突出的量大于向源电极SE侧突出的量。
[0144]随后，栅电极GE上形成层间绝缘膜IL1、源电极SE和漏电极DE，如图30和31所示。在形成层间绝缘膜IL1之后，例如，以与第一实施例相同的方式，形成接触孔的CIS和ClDo在这种情况下，在栅电极GE上形成接触孔(C1G)，而在电荷注入电极CIE上形成接触孔C1CI (见图18和31)。
[0145]随后，以与第一实施例相同的方式，在包括接触孔CIS和C1D的内部的层间绝缘膜IL1上形成导电膜CL，然后通过图案化导电膜CL形成源电极SE和漏电极DE。在这种情况下，在栅电极GE上的接触孔C1G中和在其上面，形成栅极布线GL，在电荷注入电极CIE上的接触孔C1CI中和在其上面，形成电荷注入布线CIL(见图18和31)。
[0146]随后，以与第一实施例相同的方式，在包括源电极SE和漏电极DE的绝缘膜IL1上，形成保护绝缘膜PRO(见图17，等)。
[0147]通过上述步骤能够形成图17示出的半导体器件。在这里，上述步骤是一个实例，并且可以通过上述步骤以外的步骤制造根据本实施例的半导体器件。
[0148]因此，与第一实施例类似，在本实施例中，也用带隙小于下绝缘膜IF1的带隙的膜形成上层绝缘膜IF2，因此能够在上绝缘膜IF2中积累电荷(在这里，电子)，从而提高在沟槽的角部处的电场强度。结果，甚至在沟槽的角部处也完全形成沟道，从而能够减小导通电阻，并增加导通电流。因此，能够提高晶体管的驱动能力(见图14和15)。
[0149]图32A和32B是用于说明本实施例的效果的、沟槽底部表面的端部附近的示意图。图33是示出在将电荷注入到晶体管的上绝缘膜中的步骤和晶体管的驱动步骤的时序图。
[0150]当使用单层绝缘膜(例如，氧化硅膜)IF作为覆盖膜时，位于绝缘膜IF的底部表面和栅电极GE的底部表面之间的等电位曲线之间的间隙变大，如图32A所示。另一方面，当在上绝缘膜IF2中积累电荷(在这里，电子)时，如在本实施例中，位于绝缘膜IF2的底部表面和栅电极GE的底部表面之间的等电位曲线之间的间隙变小，如图32B所示。通过这样在源端增强电场能使导通电流变大，从而能够提高晶体管的驱动能力。
[0151]通过向电荷注入电极CIE提供使隧穿电流流过下绝缘膜IF1的程度的高电压(电位VI)，可执行将电荷注入到上绝缘膜IF2中。例如，当使用已在本实施例中描述的且厚度约0.02 μπι的绝缘膜IF1时，通过向电荷注入电极CIE施加约30至50V的电位，可经由上绝缘膜IF1从二维电子气2DEG将电荷注入到上绝缘膜IF2中。替代地，当绝缘层IF1的厚度约为0.01至0.03 μπι时，用约15至30V的电位可将电荷注入到绝缘膜IF2中。
[0152]例如，在待机时段St中将电位VI施加到电荷注入电极CIE达时段tl，如图33所示。在这种状态下，源极电位和漏极电位中的每一个都为例如0V。因此，电荷被积累在上绝缘膜IF2中。然后，在使晶体管导通/截止操作的切换时段Sw中，通过向电荷注入电极CIE施加电位(阈值电位)V2达时段t2，使晶体管处于导通状态。在这种状态下，源极电位为例如0V且漏极电位为例如0至10V。电位VI为15至30V，且电位V2为5至15V。时段tl为约1至10秒，而时段t2为约10 8至10 4秒。
[0153]因此，能够在上绝缘膜IF2中积累电荷，并能在源端使等电位曲线之间的间隙变小，并通过在源端增强电场可使导通电流变大，从而能够提高晶体管的驱动能力。
[0154]上面已经基于优选实施例具体描述了本发明人提出的本发明；然而，不用说，本发明不应限制于优选实施例，且在不偏离本发明的主旨的范围内可以对本发明进行各种变更。
[0155]在上述的第一实施例中(见图15)，已经描述了其中使用氧化硅膜、氮化硅膜和氧化铝膜作为绝缘膜IF1、绝缘膜IF2和栅绝缘膜GI的组合的实例。另一方面，可使用其他组合，其中这些膜的带隙(Eg(IFl)、Eg(IF2)和Eg(GI))满足关系:Eg (IF1) >Eg (IF2);且Eg (GI) >Eg (IF2)。例如，可使用氧化硅膜、氮化硅膜和氧化硅膜的组合作为绝缘膜IF1、绝缘膜IF2和栅绝缘膜GI的组合。
[0156]此外，在待机时段St中注入电荷，并在随后的切换时段Sw中驱动晶体管(导通/截止操作)；然而，待机时段St可仅在最初阶段提供一次，或得在切换时段Sw中定期地(每预定时段)提供。替代地，可在每次导通/截止操作之前，将电荷注入到绝缘膜IF2中。
【主权项】
1.一种半导体器件，包括: 第一氮化物半导体层，所述第一氮化物半导体层形成在衬底上方； 第二氮化物半导体层，所述第二氮化物半导体层形成在所述第一氮化物半导体层上并且具有比所述第一氮化物半导体层的带隙宽的带隙； 绝缘膜，所述绝缘膜形成在所述第二氮化物半导体层上方； 沟槽，所述沟槽穿透所述绝缘膜和所述第二氮化物半导体层以到达所述第一氮化物半导体层的中间；以及 栅电极，所述栅电极经由栅绝缘膜形成在所述沟槽中和所述绝缘膜上， 其中，所述绝缘膜具有第一膜和形成在所述第一膜上的第二膜，并且 其中，所述第二膜的带隙小于所述第一膜的带隙。2.根据权利要求1所述的半导体器件， 其中，所述第二膜的带隙小于所述栅绝缘膜的带隙。3.根据权利要求2所述的半导体器件， 其中，所述第一膜是氧化物膜，所述第二膜是氮化物膜。4.根据权利要求3所述的半导体器件， 其中，所述第一膜是氧化硅膜，所述第二膜是氮化硅膜。5.根据权利要求4所述的半导体器件， 其中，所述栅绝缘膜是氧化硅膜或氧化铝膜。6.根据权利要求1所述的半导体器件， 其中，所述栅绝缘膜的厚度大于所述第二氮化物半导体层的表面和所述沟槽的底部表面之间的高度差。7.根据权利要求1所述的半导体器件， 其中，所述栅绝缘膜的厚度大于所述第二膜的表面和所述沟槽的底部表面之间的高度差。8.根据权利要求1所述的半导体器件， 其中，在所述第二膜中积累电荷。9.根据权利要求8所述的半导体器件， 其中，通过向所述栅电极施加第一电位，将所述电荷注入到所述第二膜中。10.根据权利要求9所述的半导体器件， 其中，通过向所述栅电极施加第二电位，在所述沟槽的底部中形成沟道，并且 其中，所述第一电位大于所述第二电位。11.根据权利要求10所述的半导体器件， 其中，将所述第一电位施加到所述栅电极的时段长于将所述第二电位施加到所述栅电极的时段。12.一种半导体器件，包括: 第一氮化物半导体层，所述第一氮化物半导体层形成在衬底上方； 第二氮化物半导体层，所述第二氮化物半导体层形成在所述第一氮化物半导体层上并且具有比所述第一氮化物半导体层的带隙宽的带隙； 绝缘膜，所述绝缘膜形成在所述第二氮化物半导体层上方； 导电膜，所述导电膜形成在所述绝缘膜上； 沟槽，所述沟槽穿透所述导电膜、所述绝缘膜和所述第二氮化物半导体层到达所述第一氮化物半导体层的中间；以及 栅电极，所述栅电极经由栅绝缘膜形成在所述沟槽中和所述导电膜上， 其中，所述绝缘膜具有第一膜和形成在所述第一膜上的第二膜，并且 其中，所述第二膜的带隙小于所述第一膜的带隙。13.根据权利要求12所述的半导体器件， 其中，所述第二膜的带隙小于所述栅绝缘膜的带隙。14.根据权利要求13所述的半导体器件， 其中，所述第一膜是氧化硅膜，所述第二膜是氮化硅膜，并且 其中，所述栅绝缘膜是氧化硅膜或氧化铝膜。15.根据权利要求12所述的半导体器件， 其中，所述栅绝缘膜的厚度大于所述第二氮化物半导体层的表面和所述沟槽的底部表面之间的高度差。16.根据权利要求12所述的半导体器件， 其中，所述栅绝缘膜的厚度大于所述导电膜的表面和所述沟槽的底部表面之间的高度差。17.根据权利要求12所述的半导体器件， 其中，电荷积累在所述第二膜中。18.根据权利要求17所述的半导体器件， 其中，通过向所述导电膜施加第一电位，将所述电荷注入到所述第二膜中。19.根据权利要求18所述的半导体器件， 其中，通过向所述栅电极施加第二电位，在所述沟槽的底部中形成沟道，并且 其中，所述第一电位大于所述第二电位。20.根据权利要求19所述的半导体器件， 其中，将所述第一电位施加到所述导电膜的时段长于将所述第二电位施加到所述栅电极的时段。
【专利摘要】本发明涉及一种半导体器件。半导体器件包括：每个均形成在衬底上方的沟道层、阻挡层、第一绝缘膜和第二绝缘膜；穿透第二绝缘膜、第一绝缘膜和阻挡层到达沟道层的中间的沟槽；和经由栅绝缘膜布置在沟槽中和第二绝缘膜上的栅电极。第二绝缘膜的带隙小于第一绝缘膜的带隙，且第二绝缘膜的带隙小于栅绝缘膜GI的带隙。因此，能够在第二(上)绝缘膜中积累电荷(电子)，从而能够增强在沟槽的角部处的电场强度。结果，甚至在沟槽的角部处也完全形成沟道，从而能够减小导通电阻，并增加导通电流。
【IPC分类】H01L29/778, H01L21/335
【公开号】CN105390539
【申请号】CN201510524932
【发明人】川口宏
【申请人】瑞萨电子株式会社
【公开日】2016年3月9日
【申请日】2015年8月25日
【公告号】EP2991119A2, EP2991119A3, US20160056274