些层包括氮化物半导体。形成成核层是为了当生长形成在上方的层、诸如应变缓和层时产生晶核。此外，形成成核层是为了防止衬底随着形成在上方的层的构成元素(例如，Ga等)从这些层扩散到衬底S而劣化。形成应变缓和层是为了通过缓和施加到衬底S的压力来抑制衬底S发生弯曲或断裂。缓冲层是位于沟道层CH和应变缓和层之间的中间层。
[0063]经由栅绝缘膜GI，在穿透绝缘膜(IF1、IF2)和阻挡层BA并挖掘到沟道层CH的中间的沟槽(也称为凹槽)T中，形成栅电极GE。
[0064]绝缘膜(IF1、IF2)在开口区(0A1)具有开口(见图5)。对应该开口形成沟槽T。
[0065]栅绝缘膜GI形成在沟槽T中和绝缘膜(IF1、IF2)上。栅电极GE形成在栅绝缘膜GI上。从上面看时得到的栅电极GE的形状(在下文中称为平面形状)是例如矩形(见图2)。在这里，栅绝缘膜GI和栅电极GE的平面形状是彼此相同的。
[0066]栅电极GE具有在一个方向上(向右侧，即在图1中的漏电极DE侧)突出的形状。突出部分被称为场板电极(也被称为法拉第屏蔽电极)。场板电极是从靠近漏电极DE的沟槽T的端部向漏电极DE延伸的栅电极的GE的部分区域。
[0067]栅电极GE还从靠近源电极SE的沟槽T的端部向源电极SE延伸。绝缘膜(IF1、IF2)布置在向漏电极DE或源电极SE突出(延伸)的栅电极的下面。
[0068]此外，源电极SE和漏电极DE形成在栅电极GE两侧上的阻挡层BA上。阻挡层BA和源电极SE经由欧姆层欧姆耦合在一起。阻挡层BA和漏电极DE经由欧姆层欧姆耦合在一起。源电极SE包括位于在层间绝缘膜IL1中形成的接触孔CIS中的耦合部分(插塞)，和位于耦合部分上的布线部分。漏电极DE包括位于在层间绝缘膜IL1中形成的接触孔C1D中的耦合部分(插塞)，和位于耦合部分上的布线部分。源电极SE和漏电极DE用保护绝缘膜PRO覆盖。源电极SE和漏电极DE中的每一个的平面形状都是例如矩形(见图2)。
[0069]经由位于在层间绝缘膜IL1中形成的接触孔C1G中的耦合部分(插塞)，上述栅电极GE耦合到栅极布线GL(见图2)。
[0070]通过如此形成具有小于下绝缘膜IF1的带隙的膜的上绝缘膜IF2，能够在在上绝缘膜IF2中积累电荷(在这里，电子)，如后来所描述的，从而能够提高在沟槽角部处的电场强度。结果，甚至在沟槽的角部处也充分形成了沟道，从而能够减小导通电阻，并增加导通电流。因此，能够提尚晶体管的驱动能力。
[0071][制造方法的描述]
[0072]随后，参考图3至13，将描述根据本实施例的半导体器件的制造方法，使得半导体器件的构造更加清晰。图3至13是示出根据该实施例的半导体器件的制造步骤的截面图。
[0073]在衬底S上形成沟道层CH，如图3所示。例如，使用包括硅(Si)的半导体衬底作为衬底S，包括硅(Si)的半导体衬底具有1Ω._的电阻率并暴露了其(111)面，并通过使用M0CVD(金属有机化学气相沉积)方法等在衬底S上异质外延生长氮化镓(GaN)层作为沟道层CH。沟道层CH的厚度为例如约Ιμπι。替代地，可使用包括不同于硅的SiC或蓝宝石的衬底作为衬底S。此外，成核层、应变缓和层和缓冲层可从衬底S侧依次设置在衬底S和沟道层CH之间。例如，使用氮化铝(A1N)层作为成核层；使用氮化镓(GaN)层和氮化铝(A1N)层的层叠膜(AlN/GaN膜)作为应变缓和层；以及使用AlGaN层等作为缓冲层。这些层可通过使用M0CVD方法等形成。在这种情况下，从衬底S的表面到沟道层CH的表面的一部分的厚度约为3至5 μπι。
[0074]随后，例如，通过使用M0CVD方法等，在沟道层CH上异质外延生长AlGaN(AlxGa(1 x)N)层作为阻挡层BA。AlGaN层的厚度为例如约0.03 μπι。
[0075]因此，形成沟道层CH和阻挡层ΒΑ的层叠体。层叠体通过上述的异质外延生长形成，即通过其中在
[0001]晶轴(C轴)方向上执行层叠的III族面生长形成。换句话说，层叠体通过(0001)Ga面生长形成。在层叠体中，二维电子气2DEG产生在沟道层CH和阻挡层BA之间的界面附近。
[0076]随后，在阻挡层BA上形成绝缘膜(IF1、IF2)作为覆盖膜。例如，在阻挡层BA上通过使用CVD (化学气相沉积)方法等，沉积氧化硅膜(S1j莫，包括氧化硅的膜)作为绝缘膜IF1，使得其具有约0.02 μ m的厚度。随后，在绝缘膜IF1上通过使用CVD方法等，沉积氮化硅膜(Si3N4膜，包括氮化硅的膜)作为绝缘膜IF2，使得其具有约0.02 μπι的厚度。下氧化硅膜的带隙约为8.9eV，而上氮化硅膜的带隙约为4.5eV0因此，上氮化硅膜的带隙小于下氧化硅膜的带隙(见图15)。
[0077]随后，通过使用光刻技术，在绝缘膜(IF1、IF2)上形成用于开口元件隔离区的光致抗蚀膜PR1，如图4所示。随后，通过使用光致抗蚀膜PR1作为掩膜掺杂硼(B)或氮(N)。经由绝缘膜(IF1、IF2)将硼(B)或氮(N)注入到沟道层CH和的阻挡层BA中。通过如此将离子种类，诸如硼(B)、氮(N)等，掺杂到沟道层CH和阻挡层BA中，使晶体状态改变为具有更高的电阻。从而形成元件隔离区ISO。此后，移除光致抗蚀膜PR1。被元件隔离区ISO包围的区域将充当为有源区AC(见图2)。
[0078]随后，通过使用光刻技术，在绝缘膜IF2上形成在开口区域0A1中具有开口的光致抗蚀膜PR2，如图5所示。随后，通过使用光致抗蚀膜PR2作为掩膜蚀刻绝缘膜(IF1、IF2)。在这里，将其中通过使用由光刻(曝光、显影)加工成所需形状的光致抗蚀膜或硬掩膜作为掩膜执行蚀刻，来将下层材料加工成所需形状的过程称为图案化。使用诸如例如cf4S chf3的气体，作为用于氮化硅膜和氧化硅膜的蚀刻气体。因此，在阻挡层BA上形成在开口区域0A1中具有开口的绝缘膜(IF1、IF2)。换句话说，在开口区域0A1中暴露阻挡层BA(图5)。
[0079]接下来，通过使用光致抗蚀膜PR2作为掩膜蚀刻阻挡层BA和沟道层CH，形成穿透绝缘膜(IF1、IF2)和阻挡层BA到达沟道层CH的中间的沟槽T，如图6所示。通过使用例如卤素基气体(Cl2、HBr、BCl3，等)作为蚀刻气体，在等离子体气氛下执行干法蚀刻。例如，可使用ICP(电感耦合等离子体)等作为等离子体源。当使用厚度为0.03 μπι的阻挡层(AlGaN) ΒΑ时，为了确保移除在开口区域0Α1中的二维电子气2DEG，执行蚀刻到从阻挡层(AlGaN) BA的表面约0.04 μ m的深度。换句话说，阻挡层(AlGaN) BA的底部表面和沟槽T的底部表面之间的高度差约为0.01 μπι。因此，移除在开口区域0Α1中的阻挡层(AlGaN) ΒΑ和沟道层(GaN) CH的表面部分，使得沟道层(GaN) CH从开口区域0A1暴露。随后，移除光致抗蚀膜PR2。
[0080]随后，在沟槽T中和在绝缘膜(IF1、IF2)上形成栅绝缘膜的GI，如图7所示。例如，在沟槽T中和在绝缘膜(IF1、IF2)上通过使用ALD(原子层沉积)方法等，沉积厚度约为0.Ιμπι的氧化铝膜(氧化铝，A1203)作为栅绝缘膜GI。栅绝缘膜GI的带隙大于位于其下面的绝缘膜(氮化硅膜)IF2的带隙(见图15)。氧化铝膜的带隙约为6eV，而位于其下面的氮化硅膜的带隙约为4.5eV0
[0081]作为栅绝缘膜GI，例如，可以使用上述氧化铝膜以外的氧化硅膜或介电常数高于氧化硅膜的高介电常数膜。作为高介电常数膜，可以使用其他铪基绝缘膜，诸如氧化铪膜01?)2膜)、铝酸铪膜、HfON膜(氮氧化铪膜)、HfS1膜(硅酸铪膜)、HfS1N膜(氮氧化铪硅膜)，和HfAlO膜。每种铪基绝缘膜的带隙都大于氮化硅膜的带隙。
[0082]考虑到操作电压、可靠性和击穿电压等，设计栅绝缘膜GI的类型和厚度，据说在电路操作中是必要的。例如，当使用氧化铝膜或氧化硅膜作为栅绝缘膜GI时，通过将它设计为在2至4MV/cm的电场中使用，得到了几乎充分的长期可靠性。因此，当设计在约20至40V操作的晶体管时，栅绝缘膜(氧化铝膜或氧化硅膜)GI的厚度需要为约0.1 μπι。
[0083]栅绝缘膜GI的厚度(0.Ιμπι)在大部分情况下大于沟槽Τ的深度。在这里，由阻挡层ΒΑ的表面和沟槽CH的底部表面之间的高度差(在本实施例中为0.04 μπι),将沟槽的深度定义为第一深度。此外，由上绝缘膜IF2的表面和沟槽Τ的底部表面之间的高度差(在该实施例中为0.08 μπι),将沟槽的深度定义为第二深度。当在该实施例中栅绝缘膜GI的厚度为0.1 μm，栅绝缘膜的厚度大于第一深度的第二深度。
[0084]随后，在栅绝缘膜GI上形成充当栅电极GE的导电膜。例如，通过使用溅射法等，在栅绝缘膜GI上沉积包括例如镍(Ni)膜和位于其上面的金(Au)膜的层叠膜(也称为Au/Ni膜)作为导电膜。
[0085]随后，通过使用光刻技术和蚀刻技术图案化栅电极GE和栅绝缘膜GI，形成栅电极GE，如图8所示。通过使用例如光刻技术，形成覆盖其中形成栅电极GE的区域的光致抗蚀膜PR3，使得通过使用光致抗蚀膜PR3作为掩膜蚀刻栅电极GE和栅绝缘膜GI。通过使用例如卤素基气体(Cl2、HBr，或其混合气体)作为蚀刻气体，在等离子体气氛下执行干法蚀刻。例如，可以使用ICP(电感耦合等离子体)等作等离子体源。然后，移除光致抗蚀膜PR3。
[0086]在蚀刻期间绝缘膜(IF1、IF2)充当蚀刻停止层。如果通过使用光致抗蚀膜PR3作为掩膜，对在未形成绝缘膜(IF1、IF2)的情况下直接形成在阻挡层BA上的栅电极GE和栅绝缘膜GI执行干法蚀刻，则可能会损坏阻挡层BA。特别是，如果在等离子体气氛下执行处理，则可能会造成等离子体损伤。由于这种损坏，将不会很好地形成二维电子气。而且，例如，如果阻挡层BA的厚度大，则结晶特性可能会劣化，且可能会显著地产生器件操作所不优选的重排，反之，当其厚度小时，则二维电子气的浓度会下降。因此，优选形成具有适当厚度(例如，约0.02至0.04 μ m的厚度)的阻挡层BA。如果阻挡层BA的厚度因此小，则担心当暴露于蚀刻气氛时可能部分蚀刻阻挡层BA，这会导致厚度变大，进一步地可能会部分失去阻挡层。在这种情况下，不会很好地形成二维电子气，且例如，二维电子气的电阻会增加。因此，使晶体管的操作性能劣化。
[0087]另一方面，在本实施例中，绝缘膜(IF1、I