一种IGBT器件及其制造方法与流程

本发明涉及半导体技术领域，具体而言涉及一种igbt器件及其制造方法。

背景技术：

静电放电(esd)是直接接触或静电场感应引起的两个不同静电势的物体之间静电荷的传输。静电在我们的生活中可以说无处不在，人体或设备仪器都可能带有极高的静电，静电电压甚至高达几千伏特以上，它几乎可以损坏绝大部分半导体器件和集成电路。据统计，在所有半导体器件的失效机制中，esd失效几乎占到10％。

单从对绝缘栅双极型晶体管(igbt)的影响看，由于esd而加在氧化层的电压导致栅极氧化层或场氧化介质层击穿、氧化层界面电荷增加，直接或间接引起igbt器件的栅极失效。

对于esd损伤的防护手段目前主要分两个方面：一方面是外部因素，即改善器件和电路的生产、工作、运输、存储环境和规范；另一方面是内部因素，即提高芯片内部esd保护电路的性能，这种方案，从器件内部提高芯片内部esd保护电路的性能，但是由于igbt光刻次数较少，使得构成防护单元可用的有源器件和无源器件设计资源受到很大的限制。

目前人们通常采用第一种方案，尽力的去避免esd的产生，并在器件运输、存储、工作的环境中尽力减少esd传输到器件上去。但是由于受到igbt器件应用环境较为复杂、栅-源管脚裸露在外、本身抗esd能力很低等因素的影响，因esd触发igbt栅极失效的器件的比例一直居高不下。

鉴于上述问题的存在，有必要提出一种新的igbt器件及其制造方法。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对目前存在的问题，本发明一方面提供一种igbt器件，包括：

半导体衬底；

栅极结构，设置在所述半导体衬底的表面上，所述栅极结构包括设置在所述半导体衬底表面上的栅极介电层以及设置在所述栅极介电层表面上的栅极层，其中，所述栅极层具有第一导电类型；

若干掺杂区，间隔设置在所述栅极层中，所述掺杂区具有第二导电类型，每个所述掺杂区与其所接触的栅极层构成pn结；

若干发射区，设置在所述半导体衬底中，并且所述栅极结构设置在相邻的所述发射区之间；

发射极，设置在所述半导体衬底上并与所述发射区电连接。

示例性地，所述pn结的耐压性能大于所述栅极结构的应用电压，且小于所述栅极介电层的击穿电压。

示例性地，还包括：

层间介质层，覆盖所述栅极结构以及所述掺杂区的表面；

栅极金属层，部分所述栅极金属层贯穿所述层间介质层与所述栅极结构电连接，并且部分所述栅极金属层位于所述在所述层间介质层表面上。

示例性地，所述掺杂区设置在所述栅极层的两侧边缘区域。

本发明另一方面还提供一种igbt器件的制造方法，包括：

半导体衬底，在所述半导体衬底的表面上形成有栅极结构，其中，所述栅极结构包括设置在所述半导体衬底表面上的栅极介电层以及设置在所述栅极介电层表面上的栅极层，所述栅极层具有第一导电类型，在所述半导体衬底中形成有若干发射区，其中所述栅极结构设置在相邻的所述发射区之间；

在所述栅极层中形成若干个间隔设置的掺杂区，其中，所述掺杂区具有第二导电类型，每个所述掺杂区与所接触的栅极层构成pn结；

在所述半导体衬底上形成与所述发射区电连接的发射极。

示例性地，形成所述栅极结构的方法包括以下步骤：

在所述半导体衬底上依次形成所述栅极介电层和所述栅极层；

对所述栅极层进行掺杂工艺，以形成所述第一导电类型的所述栅极层。

示例性地，形成所述掺杂区的方法包括以下步骤：

在所述栅极层的表面上形成图案化的掩膜层，所述掩膜层中形成有露出所述栅极层的部分表面的若干开口；

以所述图案化的掩膜层为掩膜，进行离子注入，以在与所述开口相对应的所述栅极层中形成若干所述掺杂区；

去除所述掩膜层。

示例性地，所述掺杂区设置在所述栅极层的两侧边缘区域。

示例性地，在形成所述发射极之前，还包括在所述栅极层的表面形成层间介质层的步骤，以及形成所述发射极的方法包括以下步骤：

在每个所述发射区上方的层间介质层中形成第一开口，以及在部分栅极层上方的所述层间介质层中形成第二开口；

形成金属层填充所述第一开口和所述第二开口并溢出到所述层间介质层的表面上；

对所述层间介质层表面上的所述金属层进行刻蚀，以形成与所述发射区电连接的所述发射极以及与所述栅极结构电连接的栅极金属层。

示例性地，所述pn结的耐压性能大于所述栅极结构的应用电压，且小于所述栅极介电层的击穿电压。

本发明的igbt器件包括间隔设置在所述栅极层中的若干掺杂区，所述掺杂区与栅极层具有相反的导电类型，每个所述掺杂区与所接触的栅极层构成pn结，从而在栅极结构和发射区之间引入了一组背靠背的pn结结构，在静电放电(esd)时，高压击穿该背靠背的pn结结构，在栅极结构和发射区之间形成一条有效的esd泄放通道，进而对igbt器件的栅极起到静电放电保护作用，进而避免由于esd而触发的igbt器件栅极失效的问题，提高了igbt器件的静电放电防护能力和良率，同时该pn结结构的设置也不会影响正常的igbt器件开启和关断功能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1a至1c示出了本发明一个具体实施方式的制造方法依次实施所获得的igbt器件的剖面示意图；

图2示出了本发明一个具体实施方式的igbt器件的制造方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细步骤以及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

因此，鉴于前述技术问题的存在，本发明提出一种igbt器件，其主要包括：

半导体衬底；

栅极结构，设置在所述半导体衬底的表面上，所述栅极结构包括设置在所述半导体衬底表面上的栅极介电层以及设置在所述栅极介电层表面上的栅极层，其中，所述栅极层具有第一导电类型；

若干掺杂区，间隔设置在所述栅极层中，所述掺杂区具有第二导电类型，每个所述掺杂区与其所接触的栅极层构成pn结；

若干发射区，设置在所述半导体衬底中，并且所述栅极结构设置在相邻的所述发射区之间；

发射极，设置在所述半导体衬底上并与所述发射区电连接。

本发明的igbt器件包括间隔设置在所述栅极层中的若干掺杂区，所述掺杂区与栅极层具有相反的导电类型，每个所述掺杂区与所接触的栅极层构成pn结，从而在栅极结构和发射极之间引入了一组背靠背的pn结结构，在静电放电(esd)时，高压击穿该背靠背的pn结结构，在栅极结构和发射极之间形成一条有效的esd泄放通道，进而对igbt器件的栅极起到静电放电保护作用，进而避免由于esd而触发的igbt器件栅极失效的问题，提高了igbt器件的静电放电防护能力和良率，同时该pn结结构的设置也不会影响正常的igbt器件开启和关断功能。

下面，参考图1c对本发明的igbt器件的结构进行详细描述。

作为示例，本发明的igbt器件包括半导体衬底100。所述半导体衬底100可以是本领域技术人员熟知的任何适合的半导体衬底，例如，可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。

示例性地，在所述半导体衬底中形成有隔离结构，例如浅沟槽隔离结构或者局部氧化硅(locos)隔离结构。

在一个示例中，所述igbt器件还包括设置在所述半导体衬底100的表面上的栅极结构，所述栅极结构包括设置在所述半导体衬底100表面上的栅极介电层101以及设置在所述栅极介电层101表面上的栅极层102，其中，所述栅极层具有第一导电类型。

示例性地，所述第一导电类型可以是n型或者p型，在所述第一导电类型为n型时，所述栅极层102中可以掺杂有n型掺杂杂质，例如磷和/或砷，在所述第一导电类型为p型时，所述栅极层102可以掺杂有p型掺杂杂质，例如硼等。

栅极介电层101可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层101可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(bsts)和锆钛酸铅(pzts)。

在一实施例中，栅极层102由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料，较佳地，所述栅极层102的材料包括多晶硅材料。

示例性地，在半导体衬底上可以形成有若干个间隔设置的栅极结构。

所述半导体衬底中还形成有各种阱(well)结构(未示出)，例如，在半导体衬底中形成有体区，该体区具有和所述栅极层相反的导电类型，例如，所述栅极层为n型，则所述体区可以为p型体区，尤其是可以为p+型体区。其中，在所述半导体衬底中可以形成有多个间隔设置的所述体区，而栅极结构可以覆盖相邻体区之间的间隔以及部分所述体区的表面。

在一个示例中，在所述半导体衬底中还设置有与所述体区具有相反的导电类型的阱区，所述体区设置在所述阱区中，或者所述半导体衬底为与所述体区导电类型相反的衬底。

在一个示例中，在所述半导体衬底中还设置有若干发射区(未示出)，其中，所述栅极结构设置在相邻的所述发射区之间。所述发射区也可以称为源区。

所述发射区形成栅极结构两侧的半导体衬底中，所述发射区具有和所述栅极层相同的导电类型，所述发射区形成在所述体区中，与所述体区具有相反的导电类型，例如所述发射区可以为n型发射区，尤其是n+型发射区，所述体区为p+型体区，或者也可以是所述发射区为p型发射区，所述体区为n型体区。

在一个示例中，所述发射区和所述栅极结构均设置在所述半导体衬底的正面，在所述半导体衬底的背面还设置有集电区以及集电极，所述集电极设置在所述集电区表面与衬底的背面齐平，其中，集电区与所述发射区具有相反的导电类型，例如发射区为n+发射区，则集电区可以为p+集电区。

在一个示例中，在所述半导体衬底上还形成有发射极(emitter)1052，该发射极也可以称为源极金属，所述发射极1052设置在所述发射区的表面上与所述发射区电连接。

其中，发射极1052包括金属材料，所述金属材料可以是本领域技术人员熟知的任何适合的金属，包括但不限于ag、au、cu、pd、cr、mo、ti、ta、w和al中的至少一种。

示例性地，本发明的igbt器件还包括若干掺杂区103，所述掺杂区103间隔设置在所述栅极层102中，所述掺杂区103具有第二导电类型，每个所述掺杂区103与其所接触的栅极层102构成pn结。

可选地，所述pn结的耐压性能大于所述栅极结构的应用电压，并且小于所述栅极介电层的击穿电压。值得一提的是，所述栅极结构的应用电压是指在igbt器件工作过程中，加载在栅极结构上的电压，例如，该应用电压可以在15～20v的范围，该数值范围仅作为示例，具体根据器件的不同还可以有其他的数值范围。

示例性地，所述掺杂区103可以设置在所述栅极层102的两侧边缘区域，而在栅极层102的中心区域则未设置所述掺杂区。

在一个示例中，所述掺杂区103可以是p型掺杂区，尤其是p+型掺杂区，而所述栅极层102则为n型掺杂的栅极层，或者，所述掺杂区103可以是n型掺杂区，尤其是n+型掺杂区，而所述栅极层102则为p型掺杂的栅极层，每个所述掺杂区103与其所接触的栅极层102构成pn结。

值得一提的是，在所述栅极层中形成的掺杂区的尺寸、条数以及掺杂区的掺杂浓度可以根据实际的器件要求进行合理设定，在此不做具体限定，可通过合理调整上述参数使的pn结的耐压性能大于igbt器件的栅极结构的应用电压，且小于栅极介电层的击穿电压，例如，pn结的耐压大于15v，且小于80v，该80v可以常规的厚度1000埃的栅氧化层(也即栅极介电层)的击穿电压。

示例性地，所述掺杂区103的深度可以是贯穿所述栅极层102，也即其深度等于栅极层102的厚度，也可以使掺杂区103的底部位于所述栅极层102中。

由于本发明的igbt器件在栅极和发射极之间引入一组背靠背的pn结结构，也即形成在栅极层中的掺杂区与栅极层构成pn结结构，在esd时，高压击穿背靠背的pn结结构，在栅极和发射极之间形成了一条有效的esd泄放通道，并且，pn结耐压性能大于栅极结构的应用电压，且小于栅极介电层的击穿电压，这样不影响正常的器件开启和关断，同时，还能在esd时，高压击穿背靠背的pn结结构，在栅极和发射极之间形成了一条有效的esd泄放通道，实现对igbt器件栅极的静电放电保护作用。

在一个示例中，本发明的igbt器件还包括层间介质层104，其中所述层间介质层104覆盖所述栅极结构(也即所述栅极层102)的部分表面以及所述掺杂区103，更进一步地，所述层间介质层104覆盖整个半导体衬底。

层间介质层104可为氧化硅层，包括利用热化学气相沉积(thermalcvd)制造工艺或高密度等离子体(hdp)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(usg)、磷硅玻璃(psg)或硼磷硅玻璃(bpsg)。此外，层间介质层104也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，sog)、掺杂磷的四乙氧基硅烷(pteos)或掺杂硼的四乙氧基硅烷(bteos)。

在一个示例中，在所述发射区上方的层间介质层104中形成有若干贯穿所述层间介质层104的第一开口，所述发射极1052填充所述第一开口并覆盖部分所述层间介质层。

在一个示例中，在所述栅极结构上方设置与栅极结构电连接的栅极金属层1051，其中，栅极金属层1051贯穿所述层间介质层104与所述栅极结构电连接，并且覆盖部分所述在所述层间介质层表面上。

可选地，所述发射极1052和所述栅极金属层1051彼此相绝缘，所述发射极1052和所述栅极金属层1051位于层间介质层表面的部分由开口隔开。

进一步地，所述层间介质层104完全覆盖所述掺杂区103，所述栅极金属层1051电连接所述栅极层102中未形成有掺杂区的部分，示例性地，所述栅极金属层1051电连接所述栅极层102位于中心区域的部分。

至此完成了对本发明的igbt器件的关键结构的描述，对于完整的igbt器件还包括其他的元件，在此不做一一赘述。

综上所述，本发明的igbt器件包括间隔设置在所述栅极层中的若干掺杂区，所述掺杂区与栅极层具有相反的导电类型，每个所述掺杂区与所接触的栅极层构成pn结，从而在栅极结构和发射极之间引入了一组背靠背的pn结结构，在静电放电(esd)时，高压击穿该背靠背的pn结结构，在栅极结构和发射极之间形成一条有效的esd泄放通道，进而对igbt器件的栅极起到静电放电保护作用，进而避免由于esd而触发的igbt器件栅极失效的问题，提高了igbt器件的静电放电防护能力和良率，同时该pn结结构的设置也不会影响正常的igbt器件开启和关断功能。

为了制备上述的igbt器件，本发明还提供一种igbt器件的制造方法，如图2所示，其主要包括以下步骤：

步骤s1，半导体衬底，在所述半导体衬底的表面上形成有栅极结构，其中，所述栅极结构包括设置在所述半导体衬底表面上的栅极介电层以及设置在所述栅极介电层表面上的栅极层，所述栅极层具有第一导电类型，在所述半导体衬底中形成有若干发射区，其中所述栅极结构设置在相邻的所述发射区之间；

步骤s2，在所述栅极层中形成若干个间隔设置的掺杂区，其中，所述掺杂区具有第二导电类型，每个所述掺杂区与所接触的栅极层构成pn结；

步骤s3，在所述半导体衬底上形成与所述发射区电连接的发射极。

下面参考图1a至图1c对本发明的igbt器件的制造方法做详细描述，其中，图1a至1c示出了本发明一个具体实施方式的制造方法依次实施所获得的igbt器件的剖面示意图。

示例性地，本发明的igbt器件的制造方法，包括以下步骤：

首先，执行步骤一，半导体衬底，在所述半导体衬底的表面上形成有栅极结构，其中，所述栅极结构包括设置在所述半导体衬底表面上的栅极介电层以及设置在所述栅极介电层表面上的栅极层，所述栅极层具有第一导电类型，在所述半导体衬底中形成有若干发射区，其中所述栅极结构设置在相邻的所述发射区之间。

具体地，如图1a所示，所述半导体衬底100可以是本领域技术人员熟知的任何适合的半导体衬底，例如，可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。

示例性地，在所述半导体衬底中形成有隔离结构，例如浅沟槽隔离结构或者局部氧化硅(locos)隔离结构。

在一个示例中，在所述半导体衬底100的表面上形成有栅极结构，所述栅极结构包括设置在所述半导体衬底100表面上的栅极介电层101以及设置在所述栅极介电层101表面上的栅极层102，其中，所述栅极层具有第一导电类型。

栅极介电层101可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层101可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(bsts)和锆钛酸铅(pzts)。

在一实施例中，栅极层102由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料，较佳地，所述栅极层102的材料包括多晶硅材料。

示例性地，在半导体衬底100上可以形成有若干个间隔设置的栅极结构。

示例性地，所述第一导电类型可以是n型或者p型，在所述第一导电类型为n型时，所述栅极层102中可以掺杂有n型掺杂杂质，例如磷和/或砷，在所述第一导电类型为p型时，所述栅极层102可以掺杂有p型掺杂杂质，例如硼等。

可以使用本领域技术人员熟知的任何适合的方法形成所述栅极结构，例如，首先可以通过热氧化、氮化或氧氮化工艺在半导体衬底表面形成栅极介电层，再在栅极介电层上形成栅极层，例如所述栅极层包括多晶硅材料，接着，对所述栅极层进行掺杂工艺，以形成所述第一导电类型的所述栅极层，例如通过对栅极层进行离子注入工艺，使栅极层掺杂有掺杂杂质，或者，也可以在栅极层沉积的同时进行栅极层进行原位掺杂，以形成具有第一导电类型的栅极层，再利用光刻工艺和刻蚀工艺对栅极层和栅极结构进行图案化，以在半导体衬底表面的预定区域形成栅极结构。

在一个示例中，在形成栅极结构之前，所述半导体衬底中还形成有各种阱(well)结构(未示出)，例如，在半导体衬底中形成有体区，该体区具有和所述栅极层相反的导电类型，例如，所述栅极层为n型，则所述体区可以为p型体区，尤其是可以为p+型体区。其中，在所述半导体衬底中可以形成有多个间隔设置的所述体区，而栅极结构可以覆盖相邻体区之间的间隔以及部分所述体区的表面。

在一个示例中，在所述半导体衬底中还设置有与所述体区具有相反的导电类型的阱区，所述体区设置在所述阱区中，或者所述半导体衬底为与所述体区导电类型相反的衬底。

在一个示例中，在所述半导体衬底中还设置有若干发射区(未示出)，其中，所述栅极结构设置在相邻的所述发射区之间。所述发射区也可以称为源区。

所述发射区形成栅极结构两侧的半导体衬底中，所述发射区具有和所述栅极层相同的导电类型，所述发射区形成在所述体区中，与所述体区具有相反的导电类型，例如所述发射区可以为n型发射区，尤其是n+型发射区，所述体区为p+型体区，或者也可以是所述发射区为p型发射区，所述体区为n型体区。

示例性地，在形成所述栅极结构之后，利用离子注入在栅极结构两侧的半导体衬底中形成所述发射区，根据预定形成的发射区的导电类型，例如预定形成n型发射区，则离子注入的掺杂杂质为n型掺杂杂质，包括但不限于p和/或as等，若预定形成p型发射区，则离子注入的掺杂杂质为p型掺杂杂质，包括但不限于硼等。

随后，执行步骤二，在所述栅极层中形成若干个间隔设置的掺杂区，其中，所述掺杂区具有第二导电类型，每个所述掺杂区与所接触的栅极层构成pn结。

具体地，如图1b所示，在所述栅极层102中形成若干个间隔设置的掺杂区103，其中，所述掺杂区103具有第二导电类型，每个所述掺杂区103与所接触的栅极层102构成pn结。

在一个示例中，形成所述掺杂区103的方法包括以下步骤：

首先，在所述栅极层的表面上形成图案化的掩膜层20，所述掩膜层20中形成有露出所述栅极层102的部分表面的若干开口。

示例性地，所述掩膜层20可以是本领域技术人员熟知的任何适合的掩膜材料，例如光刻胶材料或者硬掩膜材料，较佳地，使用光刻胶材料作为掩膜层，并利用光刻工艺的曝光和显影等步骤在栅极层的表面形成图案化的掩膜层，该图案化的掩膜层中定义有预定形成的掺杂区的尺寸和位置等。

在一个示例中，为了形成所述掺杂区，还可根据预定形成的掺杂区的图形设计行的光罩版，该光罩版上的图形转印至掩膜层(例如光刻胶层)时，即可获得定义有掺杂区的图形和尺寸的图案化的掩膜层。

接着，以所述图案化的掩膜层20为掩膜，进行离子注入，以在与所述开口相对应的所述栅极层102中形成若干所述掺杂区103。

在一个示例中，所述掺杂区103可以是p型掺杂区，尤其是p+型掺杂区，而所述栅极层102则为n型掺杂的栅极层，通过向栅极层中离子注入p型掺杂杂质，例如硼，从而制备获得所述掺杂区，或者，所述掺杂区103可以是n型掺杂区，尤其是n+型掺杂区，而所述栅极层102则为p型掺杂的栅极层，通过向栅极层中离子注入n型掺杂杂质，例如磷和/或砷等，从而制备获得所述掺杂区，每个所述掺杂区103与其所接触的栅极层102构成pn结。

可选地，所述pn结的耐压性能大于所述栅极结构的应用电压，且小于所述栅极介电层的击穿电压。

示例性地，所述掺杂区103可以设置在所述栅极层102的两侧边缘区域，而在栅极层102的中心区域则未设置所述掺杂区。

值得一提的是，在所述栅极层中形成的掺杂区的尺寸、条数以及掺杂区的掺杂浓度可以根据实际的器件要求进行合理设定，在此不做具体限定，可通过合理调整上述参数使的pn结的耐压性能大于igbt器件的栅极结构的应用电压，且小于栅极介电层的击穿电压，例如，pn结的耐压大于15v，且小于80v，该80v可以常规的厚度1000埃的栅氧化层(也即栅极介电层)的击穿电压。

示例性地，所述掺杂区103的深度可以是贯穿所述栅极层102，也即其深度等于栅极层102的厚度，也可以使掺杂区103的底部位于所述栅极层102中。

最后，去除所述掩膜层。可通过例如灰化的方法或者湿法清洗的方法等去除所述掩膜层。

接着，执行步骤三，在所述半导体衬底上形成与所述发射区电连接的发射极。

具体地，如图1c所示，在所述半导体衬底100上形成与所述发射区电连接的发射极1052。

在一个示例中，在形成所述发射极之前，还包括在所述栅极层的表面形成层间介质层104的步骤，其中所述层间介质层104覆盖所述栅极结构(也即所述栅极层102)的部分表面以及所述掺杂区103，更进一步地，所述层间介质层104覆盖整个半导体衬底。

层间介质层104可为氧化硅层，包括利用热化学气相沉积(thermalcvd)制造工艺或高密度等离子体(hdp)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(usg)、磷硅玻璃(psg)或硼磷硅玻璃(bpsg)。此外，层间介质层104也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，sog)、掺杂磷的四乙氧基硅烷(pteos)或掺杂硼的四乙氧基硅烷(bteos)。

在一个示例中，形成所述发射极的方法包括以下步骤：

首先，在部分栅极层上方的所述层间介质层中形成第一开口，以及在每个所述发射区上方的层间介质层中形成第二开口，所述第一开口和所述第二开口贯穿所述层间介质层104的第一开口。可通过本领域技术人员熟知的光刻工艺和刻蚀工艺形成所述第一开口和第二开口，在此不做赘述。

接着，形成金属层填充所述第一开口和所述第二开口并溢出到所述层间介质层104的表面上。

金属层可通过低压化学气相沉积(lpcvd)、等离子体辅助化学气相沉积(pecvd)、金属有机化学气相沉积(mocvd)及原子层沉积(ald)或其它先进的沉积技术形成。

其中，金属层的材料可以是本领域技术人员熟知的任何适合的金属，包括但不限于ag、au、cu、pd、cr、mo、ti、ta、w和al中的至少一种。

接着，对所述层间介质层104表面上的所述金属层进行刻蚀，以形成与所述发射区电连接的所述发射极1052以及与所述栅极结构电连接的栅极金属层1051。

在此刻蚀的目的在于分离发射极和栅极金属层，使二者彼此隔离。可以使用光刻工艺和刻蚀工艺对金属层进行图案化，其中刻蚀工艺可以是干法刻蚀或者湿法刻蚀，较佳地使用干法刻蚀。所述刻蚀停止于层间介质层的表面。

在一个示例中，在所述栅极结构上方设置与栅极结构电连接的栅极金属层1051，其中，栅极金属层1051贯穿所述层间介质层104与所述栅极结构电连接，并且覆盖部分所述在所述层间介质层表面上。

可选地，所述发射极1052和所述栅极金属层1051彼此相绝缘，所述发射极1052和所述栅极金属层1051位于层间介质层表面的部分由开口隔开。

进一步地，所述层间介质层104完全覆盖所述掺杂区103，所述栅极金属层1051电连接所述栅极层102中未形成有掺杂区的部分，示例性地，所述栅极金属层1051电连接所述栅极层102位于中心区域的部分。

在一个示例中，所述发射区和所述栅极结构均设置在所述半导体衬底的正面，还包括在所述半导体衬底的背面依次形成集电区以及集电极的步骤，所述集电极设置在所述集电区表面与衬底的背面齐平，其中，集电区与所述发射区具有相反的导电类型，例如发射区为n+发射区，则集电区可以为p+集电区。

由于本发明的igbt器件在栅极和发射极之间引入一组背靠背的pn结结构，也即形成在栅极层中的掺杂区与栅极层构成pn结结构，在esd时，高压击穿背靠背的pn结结构，在栅极和发射极之间形成了一条有效的esd泄放通道，并且，pn结耐压性能大于栅极结构的应用电压，且小于栅极介电层的击穿电压，这样不影响正常的器件开启和关断，同时，还能在esd时，高压击穿背靠背的pn结结构，在栅极和发射极之间形成了一条有效的esd泄放通道，实现对igbt器件栅极的静电放电保护作用。

至此完成了对本发明的igbt器件的制造方法的关键步骤的描述，对于完整的igbt器件的制备还可以包括其他的步骤，在此不做一一赘述。

综上所述，本发明的方法由于制备获得了前述的igbt器件，因此具有和前述的igbt器件相同的优点，该igbt器件具有很好的静电放电防护能力和良率，同时该pn结结构的设置也不会影响正常的igbt器件开启和关断功能。另外，该制造方法用于igbt器件的栅极esd保护结构的制备，该方法简单，容易实现，并且不增加生产成本。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。