一种半导体器件及其制作方法与流程

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法。

背景技术：

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点。然而，在深亚微米级工艺中，cmos电路中阈值电压的降低、沟道长度的缩短以及栅极介电层厚度的减小均会导致严重的漏电流。在半导体技术领域中，漏电流(leakagecurrent)现象将导致半导体器件的功耗(powerdissipation)增加，同时降低了器件的稳定性和可靠性。

因此，有必要提出一种新的半导体器件，以解决上述问题。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提供一种半导体器件，包括：

半导体衬底，所述半导体衬底上形成有栅极结构，所述栅极结构两侧的半导体衬底中形成有源极区和漏极区；

至少在所述源极区中形成有第一掺杂类型轻掺杂区以及位于所述第一掺杂类型轻掺杂区内的第一掺杂类型重掺杂区和第二掺杂类型掺杂区。

进一步，所述第一掺杂类型重掺杂区与所述第二掺杂类型掺杂区相邻设置；或者，

所述第二掺杂类型掺杂区位于所述第一掺杂类型重掺杂区内。

进一步，所述第一掺杂类型掺杂包括n型掺杂且所述第二掺杂类型掺杂包括p型掺杂；或者，

所述第一掺杂类型掺杂包括p型掺杂且所述第二掺杂类型掺杂包括n型掺杂；

其中，所述p型掺杂离子包括b离子或in离子，所述n型掺杂包括p离子或as离子。

进一步，所述第一掺杂类型重掺杂区与所述第二掺杂类型掺杂区构成稳压二极管。

进一步，所述第二掺杂类型掺杂区的掺杂浓度高于所述第一掺杂类型重掺杂区的掺杂浓度。

进一步，所述第一掺杂类型重掺杂区的掺杂浓度大于1e14atom/cm²。

进一步，所述第一掺杂类型轻掺杂区掺杂浓度为8e12atom/cm²-1.2e13atom/cm²。

进一步，所述半导体器件包括低亚阈值电压摆幅器件。

本发明还提供一种半导体器件的制作方法，包括以下步骤：

提供半导体衬底，在所述半导体衬底上形成栅极结构；

执行第一离子注入，以在所述栅极结构两侧的半导体衬底中形成第一掺杂类型重掺杂区；

执行第二离子注入，以至少在源极区的半导体衬底中形成第一掺杂类型轻掺杂区，所述第一掺杂类型轻掺杂区掺杂深度大于所述第一掺杂类型重掺杂区的掺杂深度，所述第一掺杂类型轻掺杂区的掺杂浓度低于所述第一掺杂类型重掺杂区的掺杂浓度；

在所述栅极结构的两侧形成侧墙；

执行第三离子注入，以至少在源极区的所述第一掺杂类型轻掺杂区中形成第二掺杂类型掺杂区。

进一步，所述第一掺杂类型重掺杂区与所述第二掺杂类型掺杂区相邻设置；或者，

所述第二掺杂类型掺杂区位于所述第一掺杂类型重掺杂区内。

进一步，所述第一掺杂类型掺杂包括n型掺杂且所述第二掺杂类型掺杂包括p型掺杂；或者，

所述第一掺杂类型掺杂包括p型掺杂且所述第二掺杂类型掺杂包括n型掺杂；

其中，所述p型掺杂离子包括b离子或in离子，所述n型掺杂包括p离子或as离子。

进一步，所述第二离子注入采用ldd离子注入。

进一步，所述第一掺杂类型重掺杂区与所述第二掺杂类型掺杂区构成稳压二极管。

进一步，所述第二掺杂类型掺杂区的掺杂浓度高于所述第一掺杂类型重掺杂区的掺杂浓度。

进一步，所述第一掺杂类型重掺杂区的掺杂浓度大于1e14atom/cm²。

进一步，所述第一掺杂类型轻掺杂区掺杂浓度为8e12atom/cm²-1.2e13atom/cm²。

进一步，所述半导体器件包括低亚阈值电压摆幅器件。

根据本发明提供的半导体器件，半导体衬底至少在源极区形成有第一掺杂类型轻掺杂区，以及位于所述第一掺杂类型轻掺杂区内的第一掺杂类型重掺杂区和第二掺杂类型掺杂区。上述半导体器件具有较低的次临界摆幅，当反向偏置电压超过阈值电压时，半导体器件连通，当反向偏置电压较小时，漏电流非常小，从而减小了漏电流，降低了功耗。

附图说明

通过结合附图对本发明实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与本发明实施例一起用于解释本发明，并不构成对本发明的限制。在附图中，相同的参考标号通常代表相同部件或步骤。

附图中：

图1a-1e是根据本发明示例性实施例的方法依次实施的步骤所分别获得的半导体器件的示意性剖面图。

图2是根据本发明示例性实施例的方法依次实施的步骤所获得的另一半导体器件的示意性剖面图。

图3是根据本发明另一示例性实施例的方法实施的步骤所获得的半导体器件的示意性剖面图。

图4是根据本发明另一示例性实施例的方法依次实施的步骤所获得的半导体器件的示意性剖面图。

图5是根据本发明另一示例性实施例的方法依次实施的步骤所获得的另一半导体器件的示意性剖面图。

图6是根据本发明另一示例性实施例的方法依次实施的步骤所获得的又一半导体器件的示意性剖面图。

图7是根据本发明另一示例性实施例的方法依次实施的步骤所获得的再一半导体器件的示意性剖面图。

图8是根据本发明示例性实施例的一种半导体器件的制作方法的示意性流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点。然而，在深亚微米级工艺中，cmos电路中阈值电压的降低、沟道长度的缩短以及栅极介电层厚度的减小均会导致严重的漏电流。在半导体技术领域中，漏电流(leakagecurrent)现象将导致半导体器件的功耗(powerdissipation)增加，同时降低了器件的稳定性和可靠性。

因此，有必要提出一种新的半导体器件，以解决上述问题。

针对现有技术的不足，本发明提供一种半导体器件，包括：

半导体衬底，所述半导体衬底上形成有栅极结构，所述栅极结构两侧的半导体衬底中形成有源极区和漏极区；

至少在所述源极区中形成有第一掺杂类型轻掺杂区以及位于所述第一掺杂类型轻掺杂区内的第一掺杂类型重掺杂区和第二掺杂类型掺杂区。

其中，所述第一掺杂类型重掺杂区与所述第二掺杂类型掺杂区相邻设置；或者，所述第二掺杂类型掺杂区位于所述第一掺杂类型重掺杂区内。所述第一掺杂类型掺杂包括n型掺杂且所述第二掺杂类型掺杂包括p型掺杂；或者，所述第一掺杂类型掺杂包括p型掺杂且所述第二掺杂类型掺杂包括n型掺杂；其中，所述p型掺杂离子包括b离子或in离子，所述n型掺杂包括p离子或as离子。所述第一掺杂类型重掺杂区与所述第二掺杂类型掺杂区构成稳压二极管。所述第二掺杂类型掺杂区的掺杂浓度高于所述第一掺杂类型重掺杂区的掺杂浓度；所述第一掺杂类型重掺杂区的掺杂浓度大于1e14atom/cm²；所述第一掺杂类型轻掺杂区掺杂浓度为8e12atom/cm²-1.2e13atom/cm²。所述半导体器件包括低亚阈值电压摆幅器件。

根据本发明提供的半导体器件，半导体衬底至少在源极区形成有第一掺杂类型轻掺杂区，以及位于所述第一掺杂类型轻掺杂区内的第一掺杂类型重掺杂区和第二掺杂类型掺杂区。上述半导体器件具有较低的次临界摆幅，当反向偏置电压超过阈值电压时，半导体器件连通，当反向偏置电压较小时，漏电流非常小，从而减小了漏电流，降低了功耗。

下面参考图1-图8，其中图1a-1e是根据本发明示例性实施例的方法依次实施的步骤所分别获得的半导体器件的示意性剖面图；图2是根据本发明示例性实施例的方法依次实施的步骤所获得的另一半导体器件的示意性剖面图；图3是根据本发明另一示例性实施例的方法实施的步骤所获得的半导体器件的示意性剖面图；图4是根据本发明另一示例性实施例的方法依次实施的步骤所获得的半导体器件的示意性剖面图；图5是根据本发明另一示例性实施例的方法依次实施的步骤所获得的另一半导体器件的示意性剖面图；图6是根据本发明另一示例性实施例的方法依次实施的步骤所获得的又一半导体器件的示意性剖面图；图7是根据本发明另一示例性实施例的方法依次实施的步骤所获得的再一半导体器件的示意性剖面图；图8是根据本发明示例性实施例的一种半导体器件的制作方法的示意性流程图。

下面结合图1e对本发明提供的半导体器件的结构进行描述，包括：半导体衬底100、栅极结构101、第一掺杂类型重掺杂区1001、第一掺杂类型轻掺杂区1002以及第二掺杂类型掺杂区1003。其中：

半导体衬底100可以是以下所提到的材料中的至少一种：单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为一个实例，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中还形成有隔离结构，所述隔离结构为浅沟槽隔离(sti)结构或者局部氧化硅(locos)隔离结构，隔离结构将半导体衬底100分为不同的有源区，有源区中可以形成各种半导体器件。

在半导体衬底100中还形成有阱(well)。示例性地，当所述半导体衬底选用n型衬底，在所述n型衬底中形成p阱；当所述衬底选用p型衬底，在所述p型衬底中形成n阱。作为一个实例，半导体衬底100为n型衬底，具体地，本领域技术人员选用本领域常用的n型衬底即可，所述半导体衬底100中形成有p阱。

所述半导体衬底100上形成有栅极结构101，所述栅极结构101可包括自下而上依次层叠的栅极介电层1011和栅极材料层1012。

示例性地，所述栅极介电层1011可包括氧化物层，如，二氧化硅(sio2)层。

示例性地，所述栅极材料层1012可包括多晶硅层、金属层、掺杂性金属氮化物层、掺杂性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(w)、镍(ni)或钛(ti)；掺杂性金属氮化物层可包括氮化钛(tin)层；掺杂性金属氧化物层可包括氧化铱(iro2)层；金属硅化物层可包括硅化钛(tisi)层。作为一个实例，所述栅极材料层1012为多晶硅层。

所述栅极结构101的两侧还形成有侧墙102。示例性地，所述侧墙材料可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为一个实例，所述侧墙为氧化硅、氮化硅共同组成，侧墙的厚度为5nm～200nm。

在所述源极区中形成有第一掺杂类型轻掺杂区1002以及位于所述第一掺杂类型轻掺杂区1002内的第一掺杂类型重掺杂区1001和第二掺杂类型掺杂区1003。

示例性地，本发明提供的半导体器件中，所述第一掺杂类型重掺杂区1001与第二掺杂类型掺杂区1003的相对位置关系包括所述第二掺杂类型掺杂1003区位于所述第一掺杂类型重掺杂区1001内，如图1e所示，即，所述第二掺杂类型掺杂1003与所述第一掺杂类型重掺杂区1001构成的pn结为垂直结构。

需要说明的是，根据本发明的方法形成的第一掺杂类型重掺杂区1001与第二掺杂类型掺杂区1003的相对位置关系不限于上述情况，还可以包括所述第一掺杂类型重掺杂区1001与第二掺杂类型掺杂区1003相邻设置，如图2所示，即所述第二掺杂类型掺杂1003与所述第一掺杂类型重掺杂区1001构成的pn结为水平结构。

示例性地，所述第一掺杂类型为n型掺杂且所述第二掺杂类型为p型掺杂，或者所述第一掺杂类型为p型掺杂且所述第二掺杂类型为n型掺杂。作为一个实例，所述第一掺杂类型掺杂为n型掺杂且所述第二掺杂类型掺杂为p型掺杂，具体地，n型掺杂离子包括as离子或p离子，p型掺杂离子包括b离子或in离子。

示例性地，所述第二掺杂类型掺杂区的掺杂浓度高于所述第一掺杂类型重掺杂区的掺杂浓度，所述第一掺杂类型重掺杂区的掺杂浓度大于1e14atom/cm²，所述第一掺杂类型轻掺杂区掺杂浓度为8e12atom/cm²-1.2e13atom/cm²，优选1e13atom/cm²。

需要说明的是，本发明提供的半导体器件结构不限于上述结构，其还可以包括在所述源极区和漏极区中同时形成有第一掺杂类型轻掺杂区1002以及位于所述第一掺杂类型轻掺杂区1002内的第一掺杂类型重掺杂区1001和第二掺杂类型掺杂区1003。其中，所述源极区和漏极区中的第二掺杂类型掺杂1003区位于第一掺杂类型重掺杂区1001内，如图4所示；或者所述源极区和漏极区中的第二掺杂类型掺杂1003区与第一掺杂类型重掺杂区1001相邻设置，如图5所示；或者所述源极区中的第二掺杂类型掺杂1003区位于第一掺杂类型重掺杂区1001内，所述漏极区中的第二掺杂类型掺杂1003区与第一掺杂类型重掺杂区1001相邻设置，如图6所示；或者所述源极区中的第二掺杂类型掺杂1003区与第一掺杂类型重掺杂区1001相邻设置，所述漏极区中的第二掺杂类型掺杂1003区位于第一掺杂类型重掺杂区1001内，如图7所示。

本发明提供的半导体器件包括低亚阈值电压摆幅器件，其将mos晶体管与源极区的稳压二极管串联，以获得较低的次临界摆幅(subthresholdswing)，从而减小漏电流、降低功耗。

本发明还提供一种半导体器件的制备方法，如图5所示，该制备方法的主要步骤包括：

步骤s801：提供半导体衬底，在所述半导体衬底上形成栅极结构；

步骤s802：执行第一离子注入，以在所述栅极结构两侧的半导体衬底中形成第一掺杂类型重掺杂区；

步骤s803：执行第二离子注入，以至少在源极区的半导体衬底中形成第一掺杂类型轻掺杂区，所述第一掺杂类型轻掺杂区掺杂深度大于所述第一掺杂类型重掺杂区的掺杂深度，所述第一掺杂类型轻掺杂区的掺杂浓度低于所述第一掺杂类型重掺杂区的掺杂浓度；

步骤s804：在所述栅极结构的两侧形成侧墙；

步骤s805：执行第三离子注入，以至少在源极区的所述第一掺杂类型轻掺杂区中形成第二掺杂类型掺杂区。

下面，对本发明的半导体器件的制作方法的具体实施方式做详细的说明。

首先，执行步骤s801，如图1a所示，提供半导体衬底100，在所述半导体衬底上形成栅极结构101。

示例性地，所述半导体衬底100可以是以下所提到的材料中的至少一种：单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为一个实例，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中还形成有隔离结构，所述隔离结构为浅沟槽隔离(sti)结构或者局部氧化硅(locos)隔离结构，隔离结构将半导体衬底100分为不同的有源区，有源区中可以形成各种半导体器件。

在半导体衬底100中还形成有阱(well)。示例性地，当所述半导体衬底选用n型衬底，在所述n型衬底中形成p阱，具体地，首先在所述n型衬底上形成p阱窗口，在所述p阱窗口中进行离子注入，然后执行退火步骤推进以形成p阱。当所述衬底选用p型衬底，在所述p型衬底中形成n阱，具体地，首先在所述p型衬底上形成n阱窗口，在所述n阱窗口中进行离子注入，然后执行退火步骤推进以形成n阱。作为一个实例，半导体衬底100为n型衬底，具体地，本领域技术人员选用本领域常用的n型衬底即可，然后在所述半导体衬底100中形成p阱。

接下来，如图1a所示，在所述半导体衬底100上形成栅极结构101，所述栅极结构101可包括自下而上依次层叠的栅极介电层1011和栅极材料层1012。

示例性地，所述栅极介电层1011可包括氧化物层，如，二氧化硅(sio2)层。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化(furnaceoxide)、快速热退火氧化(rto，rapidthermaloxide)、原位水蒸气氧化(issg)等形成栅极介电层1011。

示例性地，所述栅极材料层1012可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(w)、镍(ni)或钛(ti)；导电性金属氮化物层可包括氮化钛(tin)层；导电性金属氧化物层可包括氧化铱(iro2)层；金属硅化物层可包括硅化钛(tisi)层。所述栅极材料层1012的形成方法可以选择分子束外延(mbe)、金属有机化学气相沉积(mocvd)、低压化学气相沉积(lpcvd)、激光烧蚀沉积(lad)以及选择外延生长(seg)中的一种。作为一个实例，所述栅极材料层1012为多晶硅层，具体地，反应气体可以包括氢气(h2)携带的四氯化硅(sicl4)或三氯氢硅(sihcl3)、硅烷(sih4)和二氯氢硅(sih2cl2)等中的至少一种进入放置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在隧穿氧化层表面上外延生长。

接下来，执行步骤s802，如图1b所示，执行第一离子注入，以在所述栅极结构101两侧的半导体衬底100中形成第一掺杂类型重掺杂区1001。

示例性地，所述第一掺杂类型为n型掺杂，或者所述第一掺杂类型为p型掺杂，具体地，n型掺杂的掺杂离子选用as离子或p离子，p型掺杂的掺杂离子选用b离子或in离子。作为一个实例，所述第一掺杂类型为n型掺杂。

在本实施例中，对源极区和漏极区的半导体衬底100均进行离子注入，注入的离子为as或p，以在源极区和漏极区中形成第一掺杂类型重掺杂区1001，其中，所述第一离子注入的注入角度为0°～35°，离子注入的能量为1kev～100kev，离子注入的剂量大于1e14atom/cm²。

接下来，执行步骤s803，如图1c所示，执行第二离子注入，以在源极区的半导体衬底100中形成第一掺杂类型轻掺杂区1002，或者，如图3所示，执行第二离子注入，以在源极区和漏极区的半导体衬底100中形成第一掺杂类型轻掺杂区1002。其中，所述第一掺杂类型轻掺杂区1002的掺杂浓度低于所述第一掺杂类型重掺杂区1001的掺杂浓度，所述第一掺杂类型轻掺杂区1002的掺杂深度大于所述第一掺杂类型重掺杂区1001的掺杂深度。

示例性地，所述第一掺杂类型为n型掺杂，或者所述第一掺杂类型为p型掺杂，具体地，n型掺杂的掺杂离子选用as离子或p离子，p型掺杂的掺杂离子选用b离子或in离子。作为一个实例，所述第一掺杂类型为n型掺杂。

示例性地，所述第二离子注入可以采用ldd离子注入，以至少在源极区中形成第一掺杂类型轻掺杂区1002。具体地，所述第二离子注入的注入角度为0°～35°，离子注入的能量为10kev～500kev，离子注入的剂量为0.8e12atom/cm²～1.2e13atom/cm²，优选1e13atom/cm²，形成的第一掺杂类型轻掺杂区1002的掺杂浓度低于第一掺杂类型重掺杂区1001的掺杂浓度，第一掺杂类型轻掺杂区1002的掺杂深度大于第一掺杂类型重掺杂区1001的掺杂深度。

接下来，执行步骤s804，如图1d所示，在所述栅极结构101的两侧形成侧墙102。

示例性地，首先在栅极结构101的两侧形成侧墙材料层，然后采用各向异性刻蚀工艺刻蚀所述侧墙材料层，以在栅极结构101的两侧形成侧墙102。所述侧墙材料可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为一个实例，所述侧墙为氧化硅、氮化硅共同组成，具体工艺为：首先在半导体衬底100上形成第二氧化硅层、第二氮化硅层以及第三氧化硅层，具体地，采用热处理工艺或者化学气相沉积工艺沉积形成所述氧化硅层和氮化硅层，所述化学气相沉积工艺的反应温度为500℃至800℃，反应时间为10分钟至10小时；然后执行蚀刻工艺形成侧墙，具体地，采用干法刻蚀或者湿法刻蚀蚀刻所述侧墙，其中干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法，湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。侧墙102可以具有不同的厚度，作为一个实例，侧墙的厚度为5nm～200nm。

接下来，如图1e所示，执行第三离子注入，以在源极区的所述第一掺杂类型重掺杂区1001中形成第二掺杂类型掺杂区1003。

示例性地，所述第二掺杂类型为p型掺杂，或者所述第二掺杂类型为n型掺杂，具体地，n型掺杂的掺杂离子选用as离子或p离子，p型掺杂的掺杂离子选用b离子或in离子。作为一个实例，所述第二掺杂类型掺杂为p型掺杂。

示例性地，对半导体衬底执行第三离子注入，以至少在源极区的第二掺杂类型轻掺杂区1002内形成第二掺杂类型掺杂区1003。具体地，所述第三离子注入的注入角度为0°～15°，离子注入的能量为1kev～100kev，离子注入的剂量大于1e14atom/cm²，形成的第二掺杂类型掺杂区1003的掺杂浓度高于第一掺杂类型重掺杂区1001的掺杂浓度。

示例性地，本发明提供的半导体器件中，所述第一掺杂类型重掺杂区1001与第二掺杂类型掺杂区1003的相对位置关系包括所述第二掺杂类型掺杂1003区位于所述第一掺杂类型重掺杂区1001内，如图1e所示，即，所述第二掺杂类型掺杂1003与所述第一掺杂类型重掺杂区1001构成的pn结为垂直结构。

需要说明的是，根据本发明的方法形成的第一掺杂类型重掺杂区1001与第二掺杂类型掺杂区1003的相对位置关系不限于上述情况，还可以包括所述第一掺杂类型重掺杂区1002与第二掺杂类型掺杂区1003相邻设置，如图2所示，即所述第二掺杂类型掺杂1003与所述第一掺杂类型重掺杂区1001构成的pn结为水平结构。

此外，根据本发明提供的另一制造方法，如图4所示，执行第三离子注入，以在源极区和漏极区的所述第一掺杂类型重掺杂区1001中形成第二掺杂类型掺杂区1003，其形成的结构包括：所述源极区和漏极区中的第二掺杂类型掺杂1003区位于第一掺杂类型重掺杂区1001内，如图4所示；或者所述源极区和漏极区中的第二掺杂类型掺杂1003区与第一掺杂类型重掺杂区1001相邻设置，如图5所示；或者所述源极区中的第二掺杂类型掺杂1003区位于第一掺杂类型重掺杂区1001内，所述漏极区中的第二掺杂类型掺杂1003区与第一掺杂类型重掺杂区1001相邻设置，如图6所示；或者所述源极区中的第二掺杂类型掺杂1003区与第一掺杂类型重掺杂区1001相邻设置，所述漏极区中的第二掺杂类型掺杂1003区位于第一掺杂类型重掺杂区1001内，如图7所示。

根据本发明提供的半导体器件，半导体衬底至少在源极区形成有第一掺杂类型轻掺杂区，以及位于所述第一掺杂类型轻掺杂区内的第一掺杂类型重掺杂区和第二掺杂类型掺杂区。上述半导体器件具有较低的次临界摆幅，当反向偏置电压超过阈值电压时，半导体器件连通，当反向偏置电压较小时，漏电流非常小，从而减小了漏电流，降低了功耗。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。