本发明实施例涉及接触插塞及其制造方法。
背景技术：
在晶体管的最近发展中，金属可用于形成接触插塞和金属栅极。接触插塞用于连接晶体管的源极区和漏极区以及栅极。源极/漏极接触插塞通常连接至源极/漏极硅化物区，其中，源极/漏极硅化物区通过沉积金属层，并且然后实施退火以使金属层与源极/漏极区中的硅反应来形成。栅极接触插塞用于连接至金属栅极。
金属栅极的形成可以包括形成伪栅极堆叠件，去除伪栅极堆叠以形成开口，将金属材料填充到开口中，以及实施平坦化以去除多余的金属材料从而形成金属栅极。然后凹进金属栅极以形成凹槽，并且将介电硬掩模填充到凹槽中。当形成栅极接触插塞时，去除硬掩模，从而使得栅极接触插塞可以接触金属栅极。
技术实现要素：
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：形成晶体管，包括：在伪栅极的侧部上形成源极/漏极区；形成覆盖所述源极/漏极区的第一层间电介质(ild)；去除所述伪栅极以在所述第一层间电介质中形成沟槽；形成延伸到所述沟槽中的栅极介电层；在所述栅极介电层上方形成金属材料；以及实施平坦化以去除所述栅极介电层和所述金属材料的多余部分，以分别形成栅极电介质和金属栅极；在所述第一层间电介质和所述金属栅极上方形成第二层间电介质，其中，在形成所述第二层间电介质时，所述金属栅极的顶面和所述第一层间电介质的顶面与上面的同一介电层的底面接触；形成电连接至所述源极/漏极区的源极/漏极接触插塞，其中，所述源极/漏极接触插塞穿过所述第一层间电介质和所述第二层间电介质；以及在所述金属栅极上方形成与所述金属栅极接触的栅极接触插塞。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：形成晶体管，包括：在半导体区上方形成伪栅极堆叠件；形成第一层间电介质(ild)，其中，所述伪栅极堆叠件位于所述第一层间电介质中，并且所述第一层间电介质覆盖所述半导体区中的源极/漏极区；去除所述伪栅极堆叠件以在所述第一层间电介质中形成沟槽；在所述沟槽中形成低k栅极间隔件；形成延伸到所述沟槽中的替换栅极电介质；形成金属层以填充所述沟槽；和实施平坦化以去除所述替换栅极电介质和所述金属层的多余部分，以分别形成栅极电介质和金属栅极；以及形成源极区和漏极区，其中，所述源极区和所述漏极区位于所述金属栅极的相对侧上。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：第一层间电介质(ild)；第一栅极间隔件，位于所述第一层间电介质中；栅极电介质，位于所述第一栅极间隔件的相对部分之间的开口中；金属栅极，位于所述栅极电介质上方，其中，所述金属栅极的顶面、所述第一栅极间隔件的顶端和第一层间电介质的顶面与同一介电层的底面接触；第二层间电介质，位于所述第一层间电介质上方；源极/漏极区，与所述金属栅极相邻；源极/漏极接触插塞，位于所述源极/漏极区上方并电连接至所述源极/漏极区，其中，所述源极/漏极接触插塞穿过所述第一层间电介质和所述第二层间电介质；以及接触间隔件，围绕所述源极/漏极接触插塞。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至21是根据一些实施例的形成晶体管的中间阶段的透视图和截面图。
图22示出根据一些实施例的用于形成晶体管和接触插塞的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
进一步地，为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、“下部”、“在…上方”、“上部”等空间相对位置术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对位置描述语可以同样地作出相应的解释。
根据各个示例性实施例提供了晶体管及其形成方法。根据一些实施例示出了形成晶体管的中间阶段。讨论了一些实施例的一些变化。遍及各个视图和示例性实施例，相同的参考标号用于指代相同的元件。在所示的示例性实施例中，使用鳍式场效应晶体管(finfet)的形成作为示例来解释本公开的构思。平面晶体管也可以采用本发明的构思。
图1至图21示出根据本公开的一些实施例的形成finfet的中间阶段的截面图和透视图。图1至图21中所示的步骤还在图22所示的工艺流程中示意性地示出。
图1示出初始结构的透视图。初始结构包括晶圆10，其中，晶圆10进一步包括衬底20。衬底20可以是半导体衬底，其中，半导体衬底可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20可以掺杂有p型杂质或n型杂质。诸如浅沟槽隔离(sti)区的隔离区22可以形成为从衬底20的顶面延伸进入衬底20中，其中，衬底20的顶面是晶圆10的主要表面10a。位于相邻的sti区22之间的衬底20的部分称为半导体带24。根据一些示例性实施例，半导体带24的顶面和sti区22的顶面基本上彼此齐平。
sti区22可以包括衬垫氧化物(未示出)，其中，衬垫氧化物可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫氧化物还可以是使用例如原子层沉积(ald)、高密度等离子体化学汽相沉积(hdpcvd)或化学汽相沉积(cvd)形成的沉积的氧化硅层。sti区22还可以包括位于衬垫氧化物上方的介电材料，其中介电材料可以使用可流动化学汽相沉积(fcvd)、旋涂等形成。
参考图2，凹进sti区22，从而使得半导体带24的顶部部分比sti区22的顶面更高地突出，以形成突出鳍24'。可以使用干蚀刻工艺实施蚀刻，其中hf3和nh3用作蚀刻气体。在蚀刻工艺期间，可以产生等离子体。还可以包括氩气。根据本公开的可选实施例，使用湿蚀刻工艺实施sti区22的凹进。例如，蚀刻化学物质可以包括hf。
参考图3，在(突出)鳍24'的顶面和侧壁上形成伪栅极堆叠件30。应当理解，虽然为了清楚起见，示出了一个伪栅极堆叠件30，但是可以形成多个彼此平行的伪栅极堆叠件，其中，多个伪栅极堆叠件横跨相同的半导体鳍24'。伪栅极堆叠件30可以包括伪栅极电介质32和位于伪栅极电介质32上方的伪栅电极34。例如，可以使用多晶硅形成伪栅电极34，并且还可以使用其他材料。伪栅极堆叠件30还可以包括位于伪栅电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、碳氮化硅等形成。伪栅极堆叠件30可以横跨在一个或多个突出鳍24'和/或sti区22的上方。伪栅极堆叠件30的纵向方向垂直于突出鳍24'的纵向方向。
接下来，在伪栅极堆叠件30的侧壁上形成栅极间隔件38。根据本公开的一些实施例，栅极间隔件38由诸如碳氮化硅(sicn)、氮化硅等的介电材料形成并且可以具有单层结构或包括多个介电层的多层结构。
然后实施蚀刻步骤(在下文中称为源极凹进/漏极凹进)以蚀刻未被伪栅极堆叠件30和栅极间隔件38覆盖的突出鳍24'的部分，从而产生图4所示的结构。该凹进可以是各向异性的，并且因此鳍24'的直接位于伪栅极堆叠件30和栅极间隔件38下方的部分受到保护并且不被蚀刻。根据一些实施例，凹进的半导体带24的顶面24a可以低于sti区22的顶面22a。因此，在sti区22之间形成凹槽40。凹槽40位于伪栅极堆叠件30的相对两侧上。
接下来，通过在凹槽40中选择性地生长半导体材料而形成外延区(源极/漏极区)，从而产生图5中的结构。根据一些示例性实施例，外延区42包括硅锗或硅。根据所产生的finfet是p型finfet还是n型finfet，可以随着外延的进行原位掺杂p型杂质或n型杂质。例如，当产生的finfet是p型finfet时，可以生长硅锗硼(sigeb)。相反地，当产生的finfet是n型finfet时，可以生长硅磷(sip)或硅碳磷(sicp)。根据本公开的可选实施例，外延区42由诸如gaas、inp、gan、ingaas、inalas、gasb、alsb、alas、alp、gap、它们的组合或它们的多层的ⅲ-ⅴ族化合物半导体形成。在外延区42完全填充凹槽40之后，外延区42开始水平扩展，并且形成刻面。
在外延步骤之后，外延区42可以进一步注入p型杂质或n型杂质以形成源极区和漏极区，源极区和漏极区还使用参考标号42表示。根据本公开的可选实施例，在外延期间，当利用p型杂质或n型杂质原位掺杂外延区42时，跳过注入步骤。外延区42包括形成在sti区22中的下部42a和形成在sti区22的顶面22a上方的上部42b。下部42a的侧壁成形为凹槽40(图4)的形状，下部42a可以具有(基本)笔直的边缘，其中，该笔直的边缘还可以是基本垂直于衬底20的主表面(诸如底面20b)的基本垂直边缘。
图6a示出形成有层间电介质(ild)46的结构的透视图。根据本公开的一些实施例，在形成ild46之前，在源极区和漏极区42上形成缓冲氧化物层(未示出)和接触蚀刻停止层(cesl)47。缓冲氧化物层可以由氧化硅形成，并且cesl47可以由氮化硅、碳氮化硅等形成。例如，可以使用诸如ald的共形沉积方法形成缓冲氧化物层和cesl47。ild46可以包括使用例如fcvd、旋涂、cvd或其他沉积方法形成的介电材料。ild46还可以由正硅酸乙酯(teos)氧化物、等离子体增强cvd(pecvd)氧化物(sio2)、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)等形成。可以实施诸如化学机械抛光(cmp)或机械研磨的平坦化步骤以使ild46、伪栅极堆叠件30以及栅极间隔件38的顶面彼此齐平。
在图6b中示出图6a所示的结构的截面图，其中，从图6a中包括线a-a的垂直平面获得该截面图。在截面图中，示出多个伪栅极堆叠件30中的两个，并且示出形成在相邻的伪栅极堆叠件30之间的源极/漏极区42。应当理解，可以以交替的布局形成更多的伪栅极堆叠件30和源极/漏极区42。
接下来，用替换栅极堆叠件替换包括硬掩模层36、伪栅电极34和伪栅极电介质32的伪栅极堆叠件30，其中，该替换栅极堆叠件包括如图7至图10所示的金属栅极和替换栅极电介质。从图6a中包括线a-a的相同垂直平面获得图7至图10以及后续图11至图21所示的截面图。在图7至图21中，示出sti区22的顶面的水平面22a，并且半导体鳍24'位于水平面22a上方。
当替换栅极堆叠件时，在一个或多个蚀刻步骤中，首先去除如图6a和图6b所示的硬掩模层36、伪栅电极34和伪栅极电介质32，从而形成如图7所示的沟槽/开口48。相应步骤在图22所示的工艺流程中示出为步骤202。突出的半导体鳍24'的顶面和侧壁暴露于沟槽48。
图8示出根据一些实施例形成的栅极间隔件50。相应步骤在图22所示的工艺流程中示出为步骤204。根据可选实施例，不形成栅极间隔件50。例如，为了形成栅极间隔件50，使用诸如ald或cvd的沉积方法来形成一个或多个毯式栅极间隔件层。毯式栅极间隔件层是共形的。根据本公开的一些实施例，栅极间隔件层由氮化硅(sin)、sic、sion、碳氮氧化硅、氮氧化硅或其他介电材料形成，其中，该栅极间隔件层可以与栅极间隔件38的材料以及cesl47和ild46的材料中的任一种相同或不同。栅极间隔件50将后续形成的金属栅极与源极/漏极区42分开并使后续形成的金属栅极远离源极/漏极区42，从而使得它们之间的泄漏和电短路的可能性减少。
根据一些实施例，栅极间隔件50由低k介电材料形成，其中，该低k介电材料可以具有低于约3.0的介电常数(k值)。贯穿整个说明书，使用氧化硅(sio2)的k值(约3.9)来将低k值与高k值区分开。因此，低于3.8的k值称为低k值，并且相应的介电材料称为低k介电材料。相反，高于3.9的k值称为高k值，并且相应的介电材料称为高k介电材料。例如，栅极间隔件50可以由sion或siocn形成，其中，sion或siocn形成为多孔，以具有所期望的低k值。低k介电栅极间隔件50的形成有利地减小了后续形成的金属栅极和源极/漏极区42之间的寄生电容。例如，在沉积毯式介电层期间，可以添加致孔剂，并且在沉积之后实施退火以清除致孔剂，从而产生孔。siocn的k值还可以通过调节其中的元素(诸如碳)的百分比来调节。在各向异性蚀刻中，蚀刻毯式栅极间隔件层以去除水平部分，并且剩余的垂直部分形成栅极间隔件50。
每个栅极间隔件50可以由具有均质介电材料的单层形成，或者可以由不同介电材料的多个介电层形成。例如，栅极间隔件50可以包括子间隔件50a和子间隔件50b。形成工艺可以包括沉积共形介电层并且实施各向异性蚀刻以形成子间隔件50a，以及然后沉积另一共形介电层并且实施另一各向异性蚀刻以形成子间隔件50b。
在栅极间隔件50包括子间隔件的实施例中，子间隔件50a和子间隔件50b中的任一个由诸如sion或siocn(具有孔)的低k介电材料形成，并且另一个子层可以由低k介电材料、氧化硅(既不是低k也不是高k)或高k介电材料形成。氧化硅或高k介电材料具有良好的绝缘能力。因此，当一个子层由低k介电材料形成，且另一个子层由氧化硅或高k介电材料形成时，隔离能力良好，并且寄生电容也低。根据一些实施例，子间隔件50a和50b由相同的材料(例如sion或siocn)形成，但具有不同的孔隙率。例如，子间隔件50a可以具有比子间隔件50b更高的孔隙率，或者子间隔件50b可以具有比子间隔件50a更高的孔隙率。
接下来，参考图9，形成延伸进入沟槽48(图8)中的(替换)栅极介电层52。相应步骤在图22所示的工艺流程中示出为步骤206。根据本公开的一些实施例，栅极介电层52包括作为其下部的界面层(il)54。在突出鳍24'的暴露表面上形成il54。il54可以包括诸如氧化硅层的氧化物层，其中，该氧化物层通过突出鳍24'的热氧化、化学氧化工艺或沉积工艺来形成。栅极介电层52还可以包括形成在il54上方的高k介电层56。高k介电层56包括诸如氧化铪、氧化镧、氧化铝、氧化锆等的高k介电材料。高k介电材料的介电常数(k值)高于3.9，并且可高于约7.0。高k介电层56位于il54上方并可接触il54。高k介电层56形成为共形层，并且在突出鳍24'的侧壁和栅极间隔件38/50的顶面和侧壁上延伸。根据本公开的一些实施例，使用ald或cvd形成高k介电层56。
进一步参考图9，沉积堆叠层58。相应步骤在图22所示的工艺流程中示出为步骤208。未单独示出堆叠层58中的子层，而实际上子层可彼此区分。可以使用诸如ald或cvd的共形沉积方法来实施沉积，从而使得堆叠层58(以及每个子层)的垂直部分的厚度t1和水平部分的厚度t2基本彼此相等。堆叠层58延伸进入沟槽48(图8)中，并且包括位于ild46上方的一些部分。
堆叠层58可以包括扩散阻挡层和位于扩散阻挡层上方的一个(或多个)功函层。扩散阻挡层可以由氮化钛(tin)形成，其可以(或可以不)掺杂硅。功函层确定栅极的功函数，并且包括由不同材料形成的至少一层或多层。根据相应的finfet是n型finfet还是p型finfet来选择功函层的具体材料。例如，当finfet是n型finfet时，功函层可以包括tan层和位于tan层上方的钛铝(tial)层。当finfet是p型finfet时，功函层可以包括tan层、位于tan层上方的tin层以及位于tin层上方的tial层。在沉积功函层之后，形成另一阻挡层(可以是另一tin层)。
接下来，例如，沉积可以由钨或钴形成的金属材料60。金属材料60完全填充剩余的沟槽48(图8)。在如图10所示的后续步骤中，实施诸如cmp或机械研磨的平坦化步骤，从而使得位于ild46上方的层56、58和60的部分被去除。相应步骤在图22所示的工艺流程中示出为步骤210。因此，形成金属栅电极62，其中，该金属栅电极62包括层58和60的剩余部分。下文将层52、58和60的剩余部分称为替换堆叠件64。如图10所示，此时金属栅极62、间隔件38/50、cesl47以及ild46的顶面可以基本共面。ild46和cesl47的厚度t3可以在约15nm和约25nm之间的范围内。
在图10中，虚线(标记为64/50)示出为与栅极间隔件50的外边缘对准，以示出栅极间隔件50和替换栅极堆叠件64在所示的半导体鳍24'的顶面之下延伸并且在半导体鳍24'的侧壁上延伸。虚线表示栅极间隔件50和替换栅极堆叠件64的这些部分不在所示的平面中示出。此外，尽管未示出，如图3所示，栅极间隔件38也在半导体鳍24'的侧壁上延伸。
图11至图20示出源极/漏极接触插塞和栅极接触插塞的形成。在所示实例中，示出三个源极/漏极区42，并且所示的工艺仅示出形成连接至最左侧的源极/漏极区的一个源极/漏极接触插塞。在实际工艺中，也可能存在形成为连接至中间源极/漏极区42和最右侧的源极/漏极区42的源极/漏极接触插塞。然而，这些源极/漏极接触插塞形成在与所示平面不同的平面中，并且因此不可见。类似地，可以存在直接形成在左侧栅极堆叠件64上方的栅极接触插塞，其中，该栅极接触插塞位于与所示平面不同的平面中，并且因此未示出。
参考图11，根据本公开的一些实施例，形成介电掩模66。在用于形成栅电极62的平坦化和介电掩模66的形成之间，不实施回蚀刻来凹进栅电极62。介电掩模66可以由具有k值高于3.9的高k介电材料形成。根据本公开的一些实施例，介电掩模66由alxoy、hfo2、sin或siocn(内部没有孔或基本没有孔)形成。介电掩模66还可以(或者可以不)由与栅极间隔件50相同的材料(例如siocn)形成，其中栅极间隔件50具有比介电掩模66更多的孔，以具有低k值。介电掩模66的厚度可以在约2nm和约4nm之间的范围内。形成方法可以包括pecvd、ald、cvd等。接下来，在介电掩模66上方形成ild68。ild68的k值高于栅极间隔件50中的低k介电材料的k值，并且低于后续形成的接触间隔件82(图14)的k值。可以从与用于形成ild46的相同的候选材料(以及方法)中选择ild68的材料，并且ild46和68可以由相同或不同的介电材料形成。例如，介电层68可以使用pecvd来形成，并且可以包括氧化硅(sio2)。介电层68的厚度t4可以在约
根据本公开的可选实施例，不形成介电掩模66，并且ild68与下面的替换栅极堆叠件64、栅极间隔件38/50、cesl47和ild46直接接触。因此，使用虚线示出介电掩模66以表示其可选地形成。在这些实施例中，在用于形成栅电极62的平坦化和ild68的形成之间，不实施回蚀刻来凹进栅电极62。
然后在ild68上方形成金属硬掩模70，其中，该金属硬掩模70在后续蚀刻中用作蚀刻掩模。金属硬掩模70可以由诸如氮化钛的金属氮化物形成。然后在硬掩模层70上方形成可以由氧化硅形成的衬垫氧化物层72。然后施加并且图案化光刻胶74，形成开口76。
然后使用图案化的光刻胶74来蚀刻下面的衬垫氧化物层72和金属硬掩模70，从而使得开口76延伸到金属硬掩模70中。接下来，例如在灰化工艺中去除光刻胶74。然后，如图12所示，剩余的衬垫氧化物层72和金属硬掩模70用作蚀刻掩模以蚀刻ild68、介电掩模66(如果有)、ild46、以及cesl47，从而形成源极/漏极接触开口78。相应步骤在图22所示的工艺流程中示出为步骤212。在该蚀刻工艺期间，介电掩模66(如果形成)不用作蚀刻停止层。因此，在单个连续的蚀刻工艺中，使用侵蚀全部ild68、介电掩模66以及ild46的蚀刻气体可以实施ild68、介电掩模66和ild46的蚀刻。cesl47可以在层68、66和46的蚀刻中用作蚀刻停止层。然后，例如，使用不同的蚀刻气体来改变蚀刻工艺，并且蚀刻cesl47的暴露部分，从而暴露下面的源极/漏极区42。
参考图13，例如使用诸如cvd或ald的共形沉积方法形成介电层80。介电层80可以是具有大于3.9的k值的高k介电层，从而使得其具有良好的隔离能力。候选材料包括alxoy、hfo2、sin以及siocn(内部没有孔或基本没有孔)。介电层80的厚度可以在约2nm和约4nm之间的范围内。
然后实施各向异性蚀刻，从而使得介电层80的水平部分被去除，并且开口78的侧壁上的剩余的垂直部分形成接触间隔件82，当从晶圆10的顶部观察时，该接触间隔件82形成环。所产生的结构如图14所示。相应步骤在图22所示的工艺流程中示出为步骤214。
根据本公开的可选实施例，不是在该阶段形成接触间隔件82，而是在图16所示的步骤中，接触间隔件82可以与接触间隔件88同时形成。因此，在图14中，接触间隔件82示出为虚线以表示此时接触间隔件82可以形成或可以不形成。
参考图15，施加并图案化光刻胶84以在其中形成开口。接下来，蚀刻ild68和介电掩模66以使开口向下延伸并形成栅极接触开口86，其中，通过该开口暴露栅电极62。相应步骤在图22所示的工艺流程中示出为步骤216。栅极接触开口86可以足够宽，从而暴露栅极间隔件38/50。栅极接触开口86也可以小于如图所示的开口，并且不暴露栅极间隔件50/38。然后去除光刻胶84。
接下来，如图16所示，根据一些实施例，在开口86的侧壁上形成(栅极)接触间隔件88。根据可选实施例，不形成接触间隔件88。当在前述步骤中已经形成接触间隔件82时，可以不形成接触间隔件88。如果在前述步骤中没有形成接触间隔件82，则在图16所示的步骤中同时形成接触间隔件82和88。接触间隔件88可以由高k介电材料形成，其中，该高k介电材料可以从与用于形成接触间隔件82(和相应的介电层80)相同的候选材料组中选择。因此，接触间隔件88示出为虚线以表示其可以形成或可以不形成，并且接触间隔件82示出为实线以表示其已经形成。根据可选实施例，在形成接触开口78之前形成接触开口86，并且因此形成接触间隔件88，而接触间隔件82可选地形成。
参考图17，例如使用pvd沉积金属层90(例如钛层或钴层)。然后在金属层90上方形成阻挡层92，其中，该阻挡层92可以是诸如氮化钛层或氮化钽层的金属氮化物层。相应步骤在图22所示的工艺流程中示出为步骤218。可以使用cvd形成阻挡层92。层90和92都是共形的，并且延伸进入开口78和86中。
如图18所示，然后实施退火以形成源极硅化物区/漏极硅化物区94。相应步骤在图22所示的工艺流程中示出为步骤220。可以通过快速热退火(rta)、炉退火等实施退火。因此，金属层90的底部与源极/漏极区42反应以形成硅化物区94。在硅化工艺之后保留金属层90的侧壁部分。根据本公开的一些实施例，硅化物区94的顶面与阻挡层92的底面接触。
接下来，如图19所示，金属材料96沉积在阻挡层92上方并与阻挡层92接触。相应步骤在图22所示的工艺流程中示出为步骤222。金属材料96可以从与含金属材料60相同的候选材料组中选择，并且可以包括钨或钴。然后，实施诸如cmp或机械研磨的平坦化步骤，以去除位于ild68上方的层90、92和96的部分。所产生的结构在图20中示出，该结构包括源极/漏极接触插塞98和栅极接触插塞102。
图21示出了蚀刻停止层103、介电层104、以及位于蚀刻停止层103和介电层104中的栅极接触插塞(通孔)106和源极/漏极接触插塞(通孔)108的形成。蚀刻停止层103可以由碳化硅、氮氧化硅、碳氮化硅等形成，并且可以使用诸如cvd的沉积方法形成。介电层104可以包括选自psg、bsg、bpsg、氟掺杂的硅玻璃(fsg)、teos氧化物或pecvd氧化物(sio2)的材料。可以使用旋涂、fcvd等形成介电层104，或者使用诸如pecvd或低压化学汽相沉积(lpcvd)的沉积方法来形成介电层104。
蚀刻介电层104和蚀刻停止层103以形成开口(由插塞/通孔106和108填充)。例如，可以使用反应离子蚀刻(rie)来实施蚀刻。在后续步骤中，形成插塞/通孔106和108。根据本公开的一些实施例，插塞/通孔106和108包括阻挡层110和位于阻挡层110上方的含金属材料112。根据本公开的一些实施例，形成插塞/通孔106和108包括蚀刻层103和104以形成接触开口，形成毯式阻挡层并且在毯式阻挡层上方形成含金属材料，并且实施平坦化以去除毯式阻挡层和含金属材料的多余部分。阻挡层110可以由诸如氮化钛或氮化钽的金属氮化物形成。含金属材料112的材料、结构和形成方法可以分别选自含金属材料60的候选材料、候选结构和候选形成方法，因此此处不重复细节。
在所产生的结构中，通过接触插塞和上面的插塞/通孔、金属线(未示出)可以使源极/漏极区42中的源极区电互连，以使源极/漏极区42中的漏极区电互连，并且可以使栅电极64互连，从而所产生的结构形成finfet100。
本公开的实施例具有若干优势特征。在形成金属栅电极62之后，不回蚀刻金属栅电极，并且在所产生的凹槽中不形成硬掩模。因此，节省用于回蚀刻和形成硬掩模的成本。由于它不需要回蚀刻，因此也减小了金属栅极的高度。因此，减小了用于填充金属栅极的开口的高宽比，并且更容易填充金属栅极。高k接触间隔件82/88和高k介电掩模66的形成改善了金属栅极和相邻源极/漏极接触插塞之间的隔离。低k栅极间隔件的形成改善了金属栅极和源极/漏极区之间的隔离，而不会引起寄生电容的增加。
根据本公开的一些实施例，一种方法包括形成晶体管，其中，形成晶体管包括在伪栅极的一侧上形成源极/漏极区，形成覆盖源极/漏极区的第一ild，去除伪栅极以在第一ild中形成沟槽，形成延伸到沟槽中的栅极介电层，在栅极介电层上方形成金属材料，以及实施平坦化以去除栅极介电层和金属材料的多余部分以分别形成栅极电介质和金属栅极。该方法还包括在第一ild和金属栅极上方形成第二ild。在形成第二ild时，金属栅极的顶面与第一ild的顶面共面。该方法还包括形成电连接至源极/漏极区的源极/漏极接触插塞，其中，源极/漏极接触插塞穿过第一ild和第二ild，以及在在金属栅极上方形成与金属栅极接触的栅极接触插塞。
根据本公开的一些实施例，一种方法包括形成晶体管，其中，形成晶体管包括在半导体区上方形成伪栅极堆叠件，并且形成ild。伪栅极堆叠件位于ild中，并且ild覆盖半导体区中的源极/漏极区。该方法还包括去除伪栅极堆叠件以在第一ild中形成沟槽，在沟槽中形成低k栅极间隔件，形成延伸到沟槽中的替换栅极电介质，形成金属层以填充沟槽，以及实施平坦化以去除替换栅极电介质和金属层的多余部分以分别形成栅极电介质和金属栅极。然后在金属栅极的相对侧上形成源极区和漏极区。
根据本公开的一些实施例，一种器件包括第一ild，位于第一ild中的第一栅极间隔件，位于第一栅极间隔件的相对部分之间的开口中的栅极电介质，以及位于栅极电介质上方的金属栅极。金属栅极的顶面、第一栅极间隔件的顶端以及第一ild的顶面与上方的同一介电层的底面接触。该器件还包括位于第一ild上方的第二ild，与金属栅极相邻的源极/漏极区，以及位于源极/漏极区上方并且电连接至该源级/漏极区的源极/漏极接触插塞。源极/漏极接触插塞穿过第一ild和第二ild。接触间隔件围绕源极/漏极接触插塞。
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：形成晶体管，包括：在伪栅极的侧部上形成源极/漏极区；形成覆盖所述源极/漏极区的第一层间电介质(ild)；去除所述伪栅极以在所述第一层间电介质中形成沟槽；形成延伸到所述沟槽中的栅极介电层；在所述栅极介电层上方形成金属材料；以及实施平坦化以去除所述栅极介电层和所述金属材料的多余部分，以分别形成栅极电介质和金属栅极；在所述第一层间电介质和所述金属栅极上方形成第二层间电介质，其中，在形成所述第二层间电介质时，所述金属栅极的顶面和所述第一层间电介质的顶面与上面的同一介电层的底面接触；形成电连接至所述源极/漏极区的源极/漏极接触插塞，其中，所述源极/漏极接触插塞穿过所述第一层间电介质和所述第二层间电介质；以及在所述金属栅极上方形成与所述金属栅极接触的栅极接触插塞。
在上述方法中，还包括：在形成所述栅极介电层之前，在所述沟槽中形成栅极间隔件。
在上述方法中，形成所述栅极间隔件包括形成低k介电间隔件。
在上述方法中，所述第二层间电介质位于所述第一层间电介质上方并与所述第一层间电介质接触。
在上述方法中，还包括形成与所述金属栅极和所述第一层间电介质接触的介电掩模，其中，所述第二层间电介质位于所述介电掩模上方并与所述介电掩模接触。
在上述方法中，形成所述源极/漏极接触插塞包括：使用相同的蚀刻剂蚀刻所述第二层间电介质、所述介电掩模和所述第一层间电介质以形成源极/漏极接触开口；沉积具有延伸到所述源极/漏极接触开口中的部分的金属层；在所述金属层上方沉积金属氮化物阻挡层；实施退火以使所述金属层与所述源极/漏极区反应并形成硅化物区；以及实施平坦化以去除所述金属层和所述金属氮化物阻挡层的多余部分。
在上述方法中，形成所述源极/漏极接触插塞包括：蚀刻所述第二层间电介质和所述第一层间电介质以形成源极/漏极接触开口；在所述源极/漏极接触开口中形成接触间隔件；以及用金属材料填充所述源极接触开口/漏极接触开口以形成所述源极/漏极接触插塞，其中，所述接触间隔件围绕所述源极/漏极接触插塞。
在上述方法中，形成所述接触间隔件包括形成高k介电间隔件。
在上述方法中，形成所述介电掩模包括形成高k介电层。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：形成晶体管，包括：在半导体区上方形成伪栅极堆叠件；形成第一层间电介质(ild)，其中，所述伪栅极堆叠件位于所述第一层间电介质中，并且所述第一层间电介质覆盖所述半导体区中的源极/漏极区；去除所述伪栅极堆叠件以在所述第一层间电介质中形成沟槽；在所述沟槽中形成低k栅极间隔件；形成延伸到所述沟槽中的替换栅极电介质；形成金属层以填充所述沟槽；和实施平坦化以去除所述替换栅极电介质和所述金属层的多余部分，以分别形成栅极电介质和金属栅极；以及形成源极区和漏极区，其中，所述源极区和所述漏极区位于所述金属栅极的相对侧上。
在上述方法中，还包括：在去除所述伪栅极堆叠件之前并且在形成所述第一层间电介质之前，形成与所述伪栅极堆叠件的侧壁接触的额外的栅极间隔件，其中，所述低k栅极间隔件具有与所述额外的栅极间隔件的侧壁接触的侧壁。
在上述方法中，所述低k栅极间隔件包括多孔介电材料。
在上述方法中，还包括：在所述金属栅极、所述低k栅极间隔件和所述第一层间电介质上方形成与所述金属栅极、所述低k栅极间隔件和所述第一层间电介质接触的高k介电掩模；以及在所述高k介电掩模上方形成与所述高k介电掩模接触的第二层间电介质。
在上述方法中，所述低k栅极间隔件和所述高k介电掩模由相同的电介质形成，其中，所述低k栅极间隔件具有比所述高k介电掩模更多的孔。
在上述方法中，还包括：形成穿过所述第一层间电介质的源极/漏极接触插塞和高k接触间隔件，其中，所述高k接触间隔件围绕所述源极/漏极接触插塞。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：第一层间电介质(ild)；第一栅极间隔件，位于所述第一层间电介质中；栅极电介质，位于所述第一栅极间隔件的相对部分之间的开口中；金属栅极，位于所述栅极电介质上方，其中，所述金属栅极的顶面、所述第一栅极间隔件的顶端和第一层间电介质的顶面与同一介电层的底面接触；第二层间电介质，位于所述第一层间电介质上方；源极/漏极区，与所述金属栅极相邻；源极/漏极接触插塞，位于所述源极/漏极区上方并电连接至所述源极/漏极区，其中，所述源极/漏极接触插塞穿过所述第一层间电介质和所述第二层间电介质；以及接触间隔件，围绕所述源极/漏极接触插塞。
在上述半导体器件中，所述接触间隔件由高k介电材料形成。
在上述半导体器件中，所述第二层间电介质与所述第一层间电介质接触，并且所述半导体器件还包括位于所述第二层间电介质中的栅极接触插塞，其中，所述第二层间电介质的底面与所述栅极接触插塞的底面共面。
在上述半导体器件中，还包括高k介电掩模，所述高k介电掩模位于所述第一层间电介质和所述第二层间电介质之间并且与所述第一层间电介质和所述第二层间电介质接触，其中，所述源极/漏极接触插塞进一步穿过所述高k介电掩模。
在上述半导体器件中，还包括第二栅极间隔件，所述第二栅极间隔件位于所述栅极电介质和所述第一栅极间隔件之间并且与所述栅极电介质和所述第一栅极间隔件接触，其中，所述第二栅极间隔件包括低k介电材料。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。