半导体装置的制作方法

技术领域

本发明涉及进行开关动作的沟槽栅型的半导体装置的结构。

背景技术：

绝缘栅型双极晶体管(IGBT)具有高输入阻抗和低导通电压，因此被使用在电机驱动电路等中。然而，在IGBT中，耐压和导通电压具有折中的关系。

因此，为了在保持高耐压的同时降低导通电压，已经提出了各种方法。例如，提出过如下结构：在基区和漂移区之间形成杂质浓度高于漂移区且蓄积有空穴(hole)的n型层(以下称为“载流子蓄积层”)。根据该结构，能够防止来自集电区的空穴到达发射极电极，能够降低导通电压(例如参照专利文献1)。

现有技术文献

专利文献

专利文献1：日本特开2002-353456号公报

技术实现要素：

发明要解决的课题

然而，要想实现具有载流子蓄积层的半导体装置，需要进行用于形成载流子蓄积层的工序，从而增加了半导体装置的制造工序。另外，对于在半导体装置中配置杂质浓度高于漂移区的载流子蓄积层的方法而言，存在以下问题：耗尽层难以良好地扩大，无法充分消除耐压和导通电压的折中。

因此，本申请的申请人发现了在IGBT中通过扩大槽的宽度来降低导通电阻的技术。然而，在扩大了槽宽度的结构的IGBT中，存在反馈电容Crss增大的问题。

本发明是鉴于上述问题而完成的，其目的在于，提供一种沟槽栅型的半导体装置，能够充分消除耐压和导通电压的折中，并且还能够降低反馈电容。

用于解决课题的手段

根据本发明的一个方式，提供一种半导体装置，其具有：(a)第1导电型的第1半导体区域；(b)第2导电型的第2半导体区域，其配置于第1半导体区域的上方；(c)第1导电型的第3半导体区域，其配置于第2半导体区域的上方；(d)多个第2导电型的第4半导体区域，其配置于第3半导体区域的上方；(e)绝缘膜，在从第4半导体区域的上表面起延伸并贯通第4半导体区域和第3半导体区域而到达第2半导体区域的槽的内壁上，分别配置有该绝缘膜；(f)控制电极，其在槽的侧面中被配置在绝缘膜的与第3半导体区域的侧面相对的区域上；(g)第1主电极，其与第1半导体区域电连接；(h)第2主电极，其与第4半导体区域电连接；以及(i)底面电极，其在槽的底面上以与控制电极分离的方式配置在绝缘膜的上方，并与第2主电极电连接，并且，在俯视时，槽的延伸方向的长度为槽的宽度以上，并且槽的宽度比相邻的槽彼此之间的间隔宽。

根据本发明的另一方式，提供一种半导体装置，其具有：(a)第1导电型的第1半导体区域；(b)第2导电型的第2半导体区域，其配置于第1半导体区域的上方；(c)第1导电型的第3半导体区域，其配置于第2半导体区域的上方；(d)多个第2导电型的第4半导体区域，其配置于第3半导体区域的上方；(e)绝缘膜，在从第4半导体区域的上表面起延伸并贯通第4半导体区域和第3半导体区域而到达第2半导体区域的槽的内壁上，分别配置有该绝缘膜；(f)控制电极，其在槽的侧面中被配置在绝缘膜的与第3半导体区域的侧面相对的区域上；(g)底面电极，其在槽的底面上以与控制电极分离的方式配置在绝缘膜的上方；(h)第1主电极，其与第1半导体区域电连接；(i)层间绝缘膜，其配置在控制电极和底面电极的上方；(j)第2主电极，其隔着层间绝缘膜配置在控制电极和底面电极的上方且处于第3半导体区域上和第4半导体区域上，并且该第2主电极与第4半导体区域和底面电极电连接，在俯视时，槽的面积比相邻的槽之间的半导体区域的面积大。

发明效果

根据本发明，能够提供一种沟槽栅型的半导体装置，其能够充分消除耐压和导通电压的折中并且能够降低反馈电容。

附图说明

图1是表示本发明的实施方式的半导体装置的结构的示意性剖面图。

图2是表示本发明的实施方式的半导体装置的槽的宽度、集电极-发射极间电压、以及集电极-发射极间饱和电压之间的关系的曲线图。

图3是表示在半导体装置中蓄积空穴的状态的仿真结果。

图4是槽周边的电位分布的仿真结果。

图5是表示本发明的实施方式的半导体装置的槽的宽度、集电极-发射极间电压、以及集电极-发射极间饱和电压之间的关系的另一曲线图。

图6是表示本发明的实施方式的半导体装置的制造方法的工序剖面图。

图7是表示本发明的实施方式的半导体装置的制造方法的工序剖面图(续)。

图8是表示本发明的实施方式的半导体装置的栅极电极、底面电极、绝缘膜以及发射区的配置的示意图，图8的(a)是俯视图，图8的(b)是沿图8的(a)的VIII-VIII方向的剖面图。

图9是表示本发明的实施方式的半导体装置的发射区的配置例的示意性立体图。

图10是表示本发明的实施方式的半导体装置的发射区的另一配置例的示意性立体图。

图11是表示本发明的实施方式的半导体装置的槽和连接槽的配置例的示意性俯视图。

图12是表示本发明的实施方式的半导体装置的槽和连接槽的连接部位的结构的示意性俯视图。

图13是表示本发明的实施方式的半导体装置的图12示出的连接部位处的、沿槽延伸的方向的示意性剖面图。

图14是表示本发明的另一实施方式的半导体装置的结构例的示意性剖面图。

图15是表示本发明的另一实施方式的半导体装置中的槽内的结构的变形例的图。

图16是表示本发明的实施方式的半导体装置的槽和连接槽的配置例的示意性俯视图。

图17是表示本发明的实施方式的半导体装置的图12示出的连接部位处的、沿A-A的方向的示意性剖面图。

具体实施方式

接着，参照附图来说明本发明的实施方式。在以下的附图的记载中，对相同或者类似的部分标注相同或者类似的标号。并且，需要注意到附图只是示意性的，厚度与平面尺寸的关系、各部分的长度的比率等与实际情况不同。因此，具体的尺寸应该参照以下说明进行判断。另外，当然附图相互之间也包括彼此的尺寸关系或比率不同的部分。

另外，以下所示的实施方式只是举例示出了用于使本发明的技术思想具体化的装置或方法，本发明的技术思想并不将构成部件的形状、结构、配置等特定为下述的内容。本发明的实施方式能够在所要求保护的范围内施加各种改变。

如图1所示，本发明的实施方式的半导体装置1的半导体基板100具有：第1导电型的第1半导体区域10、配置在第1半导体区域10上的第2导电型的第2半导体区域20、配置在第2半导体区域20上的第1导电型的第3半导体区域30、以及配置在第3半导体区域30上的第2导电型的第4半导体区域40。

如图1所示，形成有槽25，该槽25从第4半导体区域40的上表面起延伸并贯通第4半导体区域40和第3半导体区域30而到达第2半导体区域20。在槽25的内壁上配置有绝缘膜50。并且，在槽25的壁面上的绝缘膜50上，以与第3半导体区域30的侧面相对的方式配置有控制电极60。另外，槽25的内壁面的底面侧的绝缘膜50上以与控制电极60分离的方式配置有底面电极65。并且，半导体装置1具有：与第1半导体区域10电连接的第1主电极80，以及与第3半导体区域30和第4半导体区域40电连接的第2主电极90。另外，第2主电极90也可以不与第3半导体区域30电连接。底面电极65与第2主电极90电连接。

第1导电型和第2导电型互为相反导电型。即，如果第1导电型是n型，则第2导电型是p型；如果第1导电型是p型，则第2导电型是n型。以下，对第1导电型是p型，第2导电型是n型的情况进行举例说明。

如上所述，图1示出的半导体装置1是沟槽栅型的IGBT。为了使说明便于理解，以下，设第1半导体区域10为p型的集电区10、第2半导体区域20为n型的漂移区20、第3半导体区域30为p型的基区30、第4半导体区域40为n型的发射区40来进行说明。多个发射区40被选择性地埋入基区30的上表面的一部分。以下，举例示出半导体装置1中各半导体区域的杂质浓度和厚度等。

发射区40的厚度为0.3μm～1μm，发射区40的杂质浓度为1×10¹⁸cm^-3～1×10²⁰cm^-3。另外，基区30的厚度为4μm左右，基区30的杂质浓度为5×10¹⁶cm^-3～1×10¹⁸cm^-3。另外，优选的是：漂移区20的厚度为40μm以上且140μm以下，漂移区20的电阻率为10Ωcm以上且150Ω以下。另外，集电区10的厚度为0.1μm～300μm，集电区10的杂质浓度为1×10¹⁷cm^-3～1×10¹⁹cm^-3。

并且，在图1示出的例子中，漂移区20和集电区10之间配置有n型的缓冲层15。

另外，设控制电极60为栅极电极60，第1主电极80为集电极电极80，第2主电极90为发射极电极90来进行说明。并且，基区30的与栅极电极60相对的表面是沟道形成区域101。即，形成于槽25的侧面的绝缘膜50的区域作为栅绝缘膜发挥作用。

在图1所示的半导体装置1中，槽25的宽度W1比槽25的深度大。例如，槽25的宽度W1为3μm～20μm，更优选为3μm～15μm，进一步优选为6μm～15μm。槽25的深度为2μm～10μm，例如为5μm左右。另外，对于彼此相邻的槽25的间隔W2，优选的是槽25的宽度W1比槽25的间隔W2宽，间隔W2例如为2μm～4μm。

另外，如图1所示，本发明所说的槽25的宽度W1是指在基区30和漂移区20的界面的延长上的位置的宽度。另外，本发明所说的相邻的槽25的间隔W2是指基区30和漂移区20的界面的延长上的位置的槽25之间的间隔。另外，将槽25之间的在半导体基板100的表面露出的基区30的宽度，即基区30和发射极电极90相接触的部分的宽度称为“连接区域宽度”，在图1中表示为宽度W3。另外，这里所说的“连接区域宽度”是图1中沿着与槽25的延伸方向相垂直的方向的宽度，其中，槽25的延伸方向是与纸面相垂直的方向。即，是指与槽25的宽度方向并行的方向上的长度。

栅极电极60由配置在构成槽25的一对侧面(第1侧面和第2侧面)上的左右的栅极电极60构成，分别被设置为隔着绝缘膜50与基区30相对。这里，虽然在图1所示的截面中，左右的栅极电极60是分离的，但如后文所述，左右的栅极电极60经由连接槽125内的栅极连接部彼此电连接。栅极电极60和栅极连接部，例如由具有导电性且被掺杂为杂质浓度是1E19atom/cm³以上且1E20atom/cm³以下的高浓度的多晶硅膜构成。

另外，根据本发明，槽25的底面的中央侧没有形成栅极电极60。即，沿槽25的侧面配置的栅极电极60是从半导体基板100的表面朝向槽25的底面而形成的，但槽25的底面的中央侧没有形成栅极电极60。在槽25的表面的没有形成栅极电极60的槽25的底面的区域内，形成有隔着绝缘膜50与漂移区20相对的底面电极65。底面电极65例如由具有导电性且被掺杂为杂质浓度是1E19atom/cm³以上且1E20atom/cm³以下的高浓度的多晶硅膜构成。该底面电极65从槽25的第1侧面侧朝向槽25的第2侧面侧延伸。底面电极65与左右的栅极电极60分离，底面电极65与左右的栅极电极60电分离(绝缘)。

另外，在槽25内以覆盖左右的栅极电极60和底面电极65的方式形成有层间绝缘膜70。层间绝缘膜70也设置于底面电极65与其两侧的栅极电极60之间，将底面电极65和左右的栅极电极60电绝缘。在半导体基板100的表面上形成有发射极电极90，在发射极电极90、栅极电极60以及底面电极65之间也设置有层间绝缘膜70。

层间绝缘膜70在相邻的槽25之间的半导体基板100上具有开口部，以覆盖半导体基板100的表面的方式配置的发射极电极90经由层间绝缘膜70的开口部被设置在基区30和发射区40的上表面。通过上述结构，发射集电极90在半导体基板100的表面上与基区30和发射区40电连接。另外，如后文所述，发射极电极90还与形成在槽25的底面的底面电极65电连接。

另外，发射区40如图9所示那样沿槽25的延伸方向被配置为带状。这里，如示意性地表示出图1的半导体装置1的结构的立体图即图10所示那样，发射区40也可以不是沿着槽25形成为带状，而是沿着槽25以有间隔的方式配置于基区30的上部。

图11示出了半导体装置1的俯视图。如图11所示，在多个槽25的外侧配置有与槽25并行延伸的左右一对外侧槽225。并且，连接槽125将相邻的槽25的两端连结，外侧槽225的两端也是被连接槽125连结。另外，最外侧的外侧槽225也可以称为连接槽125。另外，图12示出了关于连接槽125和槽25之间的连结部位的放大的俯视图。另外，图13示出了半导体装置中如图12所示的连结部位的、在槽的延伸方向上剖切底面电极65后的示意性剖面图。另外，在图11的俯视图中，省略了栅极电极60和底面电极65，图16示出了表示槽25、连接槽125以及外侧槽225之间的关系的俯视图。在图11和图12中，省略了层间绝缘膜70和发射极电极90等的图示。并且，图1是沿着图12的I-I方向的剖面图。

如图11和图16所示，并列配置有槽25的延伸方向的长度(L)为槽25的宽度(W1)以上的多个槽25。并且，在图11的纸面中的槽25的左右的最外侧，以与槽25的延伸方向并列的方式排列有至少一个槽(外侧槽)225。左右一对外侧槽225形成为从基区30的上表面到达漂移区20，在外侧槽225的靠半导体基板100的外周侧的侧壁上没有配置基区30上的发射区40。

接着，进一步详细说明外侧槽225内的结构。在外侧槽225的宽度方向的剖面中观察半导体装置1时，与槽25内的栅极电极60相同，在左右一对外侧槽225的靠半导体基板100的外周侧的侧壁以及与之相对的内周侧的侧壁上，左右的栅极电极60被配置为分别隔着绝缘膜50与基区30相对。另外，与槽25内的底面电极65相同，底面电极65从外侧槽225的靠半导体基板100的外周侧的侧壁侧朝向外侧槽225的靠半导体基板100的内周侧的侧壁侧，在外侧槽225的底面上隔着绝缘膜50与漂移区20相对地延伸。底面电极65与外侧槽225内的左右的栅极电极60分离，底面电极65与外侧槽225内的左右的栅极电极60电分离。具体而言，外侧槽225内的底面电极65与其两侧的栅极电极60之间也设置有层间绝缘膜70，底面电极65和左右的栅极电极60相互电绝缘。

接着，进一步详细说明连接槽125。如图16所示，连接槽125具有第1连接槽125a和第2连接槽125b，该第1连接槽125a在多个槽25的排列方向上延伸，将相邻的多个槽25和外侧槽225的一端相互连结，该第2连接槽125b在多个槽25的排列方向上延伸，将相邻的多个槽25和外侧槽225的另一端相互连结。即，在一对连接槽(125a，125b)彼此相对的区域内配置有多个槽25和外周槽225。另外，除了要互相区别一对的连接槽(125a，125b)的情况以外，均记载为连接槽125。

另外，图17示出了包括连接槽125的半导体装置1的剖面图。如图17所示，连接槽125形成为从基区30的上表面到达漂移区20，连接槽125的侧壁上没有配置基区30上的发射区40。因此，被外侧槽225和连接槽125围着的区域的内侧的区域是作为IGBT工作的有源区域，被外侧槽225和连接槽125围着的区域的外侧作为围着有源区域的外周区域发挥作用。另外，图11和图16中虽然只示出了3个槽25，但只是示意性地示出，实际上并列配置有更多的槽25。

如图11的半导体装置的俯视图所示，槽25内和外侧槽225内的底面电极(底面电极的主体部)65隔着绝缘膜50而沿着槽25和外侧槽225的底面延伸为带状。并且，如图13所示，底面电极65隔着绝缘膜50在连接槽125的底面上延伸。底面电极65的宽度可以是固定的，也可以在槽25和外侧槽225的长度方向上反复形成宽度较小的第1区域和宽度较大的第2区域。另外，在底面电极65中存在宽度不同的区域的情况下，将平均的底面电极65的宽度作为底面电极65的宽度。

并且，底面电极65的端部处于连接槽125内。另外，底面电极65的端部与底面电极的连结部301相连接。如图13所示，底面电极的连结部301将底面电极65的端部和发射极电极90相连接。底面电极的连结部301从槽25和外侧槽225起，经过整个连接槽125并贯通底面电极65上设置的层间绝缘膜70，并且连结部301被设置在连接槽125的深度方向上。因此，底面电极的连结部301的尺寸(连接槽125的深度方向的尺寸)比底面电极65的厚度(连接槽125的深度方向的尺寸)大。另外，如图11和图12的半导体装置1的俯视图所示的那样，连接槽125内的底面电极65的端部的宽度比底面电极65在槽25内的底面电极65的宽度宽。由此，能够良好地连接底面电极65和底面电极的连结部301。

另外，形成在连接槽125内的层间绝缘膜70在被层叠于连接槽125内之后，进行退火处理，在层间绝缘膜70上形成开口部并将底面电极的连接部301设置在开口部内。此时，如图17所示，连接槽125的宽度比槽25宽，因此，层间绝缘膜70在连接槽125的中央侧比较薄，并且层间绝缘膜70的上表面在连接槽125的中央侧是平坦的。这里，通过形成层间绝缘膜70的开口部，并设置底面电极的连接部301，能够容易地形成层间绝缘膜70的开口部和底面电极的连接部301。并且，能够使得连接部301与底面电极65之间的连接良好。

接着，对栅极电极60和栅极总线之间的连接进行说明。如图11的半导体装置的俯视图示出的那样，槽25内和外侧槽225内的栅极电极60沿槽25和外侧槽225的侧壁延伸为带状，栅极电极60的端部到达连接槽(125a、125b)。并且，栅极电极60的端部与连接槽125内的栅极连结部相连接，并与栅极总线62相连接。

如图11和图12所示，栅极连结部具有第1部分60a、第2部分60b、以及隔着绝缘膜50设置于连接槽125的外面侧侧面的栅极连接部的第3部分60c。

栅极连接部的第1部分60a隔着绝缘膜50设置在连接槽125的内侧侧面上。栅极连接部的第1部分60a在连接槽125的长度方向上延伸，将相邻的栅极电极60之间相连接。

栅极连接部的第2部分60b隔着绝缘膜50设置在连接槽125的底面上。栅极连接部的第2部分60b在连接槽125的宽度方向上延伸，其一端与栅极连接部的第1部分60a的底部侧相连接。并且，如图11和图12所示，栅极连接部的第2部分60b以通过相邻的底面电极65的端部之间的方式延伸。另外，栅极连接部的第2部分60b的尺寸(槽25的深度方向的尺寸)与底面电极65的厚度m大致相同，比栅极电极60的尺寸(槽25的深度方向的尺寸)小。

栅极连接部的第3部分60c隔着绝缘膜50设置在连接槽125的外侧侧面上。栅极连接部的第3部分60c隔着绝缘膜50设置在连接槽125的外侧侧面上。栅极连接部的第3部分60c在连接槽125的深度方向上朝向半导体基板上方延伸，并与栅极连接部的第2部分60b的另一端相连接。

并且，栅极连接部的第4部分60d隔着绝缘膜50设置在半导体基板100上，将栅极连接部的第3部分60c和栅极总线62之间相连接。

虽然省略了图示，但可以在总线62的外侧的外周区域上采用多种耐压提高结构。例如，在外周区域上配置RESURF和电场缓冲环(Field Limiting Ring:FLR)等。

这里，对图1所示的半导体装置1的动作进行说明。

在发射极电极90和集电极电极80之间施加规定的集电极电压，在发射集电极90和栅极电极60之间施加规定的栅极电压。例如，集电极电压为300V～1600V左右，栅极电压为10V～20V左右。在这样地使半导体装置1处于导通状态后，在沟道区101内从p型反转为n型而形成沟道。来自发射区40的电子经由所形成的沟道注入漂移区20。通过该注入的电子，集电区10和漂移区20之间被正偏，空穴(hole)从集电区10依次移动到漂移区20、基区30。并且，随着电流逐渐增加，来自集电区10的空穴增加，空穴被蓄积在基区30的下方。其结果是，通过电导率调制，使得导通电压下降。

在要使半导体装置1从导通状态变为截止状态的情况下，使栅极电压小于阈值电压，例如控制栅极电压，使其变为与发射极电压相同的电位或负电位，从而使沟道区101消失。由此，电子从发射区40向漂移区20的注入停止。集电极电极80的电位比发射极电极90高，因此耗尽层从基区30和漂移区20之间的界面起逐渐扩大。另外，蓄积在漂移区20的空穴经过彼此相邻的槽25之间形成的基区30，被排出到发射极电极90。即，槽25和槽25之间的基区30和发射极电极90相接触的部分是空穴的吸出口。

图2示出了半导体装置1的槽25的宽度W1、栅极-发射极短接时的集电极-发射极间电压V_CES以及集电极-发射极间饱和电压V_cesat之间的关系。集电极-发射极间饱和电压V_cesat相当于导通电压。另外，槽25之间的间隔W2和连接区域宽度是固定的。集电极-发射极间饱和电压V_cesat越低越好，集电极-发射极间电压V_CES越大越好。由图2可知，通过扩大槽25的宽度W1，导通电压下降。其原因如下。

在发射极电极90和集电极电极80之间施加规定的集电极电压，并在发射极电极90和栅极电极60之间施加规定的栅极电压而使半导体装置1导通时，沟道形成区域101从p型反转为n型而形成沟道。从发射极电极90主要沿着槽25的侧面移动来的电子，通过所形成的沟道被注入到漂移区20。通过该注入的电子，集电区10和漂移区20之间被正偏，空穴从集电区10移动到漂移区20。

槽25的底部阻止从集电区10移动来的空穴的移动，从而空穴蓄积在槽25的下方。并且，在图1所示的半导体装置1中，槽25的宽度W1越宽，槽25下方的空穴的蓄积量越是增加。因此，如图9和图10所示，优选是：半导体装置1的俯视时的槽25的面积S1比槽25之间的半导体区域的面积大。槽25的面积S1越大，俯视时槽25下方的空穴的蓄积量越是增加。另外，槽25底部的下方的漂移区20的厚度与槽25的宽度W1相比足够宽，至少是30μm～40μm以上，因此，不仅沟道的延长部分的集电区10和漂移区20的界面被正偏，在比其更大的范围内的集电区10和漂移区20的界面也被正偏，因此空穴能够容易地从集电区10移动到漂移区20。

其结果是，不仅槽25的下方，在其附近，以及其外侧的基区30下侧的漂移区20内的空穴的蓄积量也增加。由此可知，漂移区20内蓄积的空穴总量增加，电导率调制被加强，半导体装置1的导通电压减小。

并且，在连接槽125和外侧槽225中，也与槽25相同，空穴的移动也被阻止，空穴不仅蓄积在连接槽125和外侧槽225的下方，也蓄积在连接槽125和外侧槽225的内周侧侧壁侧的附近，并且蓄积在其内侧的基区30下侧的漂移区20内。其结果是，通过设置连接槽125和外侧槽225，半导体装置1的导通电压进一步减小。这里，如图14所示，通过使连接槽125和外侧槽225中的至少一方的槽宽度W4大于槽25彼此之间的间隔W2，空穴不仅比较容易存留在连接槽125的下方，还比较容易存留在连接槽125和外侧槽225的内周侧侧壁侧的附近、以及其内侧的基区30下侧的漂移区20内。其结果是，能够明显使导通电压减小。

然而，在使连接槽125和外侧槽225中的至少一方的槽宽度W4大于槽25彼此之间的间隔W2的情况下，空穴容易蓄积在外侧槽125的外周侧侧壁侧设置的基区30的下方，由此，容易发生栓锁效应。这会导致器件的可靠性下降。因此，槽宽度W4和槽宽度W2之间的关系应该从减小导通电压和防止栓锁效应的观点出发来确定。即，为了防止栓锁效应，优选使槽宽度W4不大于槽宽度W1。另外，如图13所示，通过在连接槽125的外侧配置基区30，并且在该基区30上连接发射集电极90，能够使得蓄积在该基区30下方的空穴通过基区30排出到发射集电极90。其结果是，能够防止栓锁效应。

另外，通过配置与槽25的延伸方向交叉的连接槽125，还能够附带地获得改善芯片的平面的内应力平衡的效果。

另一方面，在下文中，对在半导体装置1中，通过减小连接区域的宽度W3来减小空穴向发射极电极90的移动的效果进行说明。

基区30的与发射集电极90相接触的连接区域的宽度W3是作为窗口的部分，所述窗口用于使得空穴向基区30、进而向发射集电极90移动。宽度W3与宽度W1相比足够小，为1/2倍～1/12倍左右，因此，能够减少空穴向发射集电极90移动的量，从而空穴被蓄积在槽25的底部附近的漂移区20内。这里，宽度W3与宽度W1相比足够小。并且这意味着，在图9和图10中，基区30的与发射集电极90相对的区域S2远小于槽25的面积S1。因此，利用由槽25的面积S1带来的空穴蓄积效果、以及减小与发射集电极90相对的面积S2而带来的抑制空穴向发射集电极90移动的抑制效果这两者的协同效应，使得电导率调制显著加强，实现了充分减小了导通电压的半导体装置1。

另外，从成本和制造工艺方面看，芯片面积的增大存在局限。并且，在芯片大小固定的情况下，扩大槽25的宽度W1时，沟道数量减少。其结果是，如图5所示，与蓄积空穴而利用电导率调制使导通电压下降的效果相比，沟道数量减少带来的导通电压上升的效果较大，半导体装置的导通电压上升。因此，优选为3μm～20μm左右。并且，在槽25的宽度W1为7μm左右的情况下，对于导通电压的减小最为有效。在一般的半导体装置中，槽25的宽度W1最宽为1μm～2μm左右。

如上所述，在半导体装置1中，利用增大槽25、连接槽125以及外侧槽225的宽度W1(或槽25、连接槽125、以及外侧槽225的面积)带来的空穴蓄积效果、以及减小连接区域的宽度W3(或俯视时的基区30的与发射极电极90相对的区域S2的面积)带来的减少空穴向发射集电极90移动的效果这两者的协同效应，使得电导率调制显著增强，实现了导通电压充分减小的半导体装置1。其结果是，根据本实施例的半导体装置1，例如即使不采用配置有载流子蓄积层的结构等，也可以减小导通电压。

图3的(a)示出了蓄积空穴的状态的仿真结果。作为参考，图3的(b)示出了槽25的宽度比图3的(a)窄的情况下的仿真结果。图3的(b)是宽度为图3的(a)的槽25的宽度W1的一半的情况下的仿真结果。图3的(a)和图3的(b)的横轴表示槽25的宽度，纵轴表示槽25的从表面(开口)起的深度。并且，区域R20表示漂移区20的位置，区域R30表示基区30的位置，区域R40表示发射区40的位置。蓄积的空穴的密度越高的区域，显示得越浓。即，可知：与图3的(b)相比，在图3的(a)的情况下，不仅是槽25的下方，在其附近以及其外侧的基区30下侧的漂移区20内的空穴的蓄积量均增加。

特别是在图1所示的半导体装置1中，底面电极65与发射极电极90电连接，并被固定于发射极电位。因此，空穴被吸引到底面电极65侧，空穴容易蓄积在槽25的底部。因此，不仅是槽25的下方，在其附近以及其外侧的基区30下侧的漂移区20内也蓄积了更多的空穴。因此，半导体装置1能够促进导电率调制的效果，进一步降低导通电阻。

接着，以下对利用底面电极65来有效蓄积空穴的机理进行说明。

如图1和图11等所示，底面电极65在槽25和外侧槽225内，在槽25和外侧槽225内的延伸方向上以带状延伸到连接槽125。这里，在俯视观察半导体装置1的整体的情况下，底面电极65的宽度d2相对于槽25彼此之间的间隔W2的比例为1/4以上，优选的是，底面电极65的宽度d2＞槽25彼此之间的间隔W2。并且，底面电极65的宽度d2(或面积S3)是槽25的宽度W1(或面积S1)的70％以上。因此，多个槽25内的底面电极65被配置于有源区域的几乎整个区域中。

与发射极电极90电连接的底面电极65具有以下效果：控制空穴使其显著地滞留在底面电极65下方的槽25以及外侧槽225下方的漂移区20内。因此，半导体装置1能够促进导电率调制的效果，进一步降低导通电阻。

另外，如图2所示，通过增大槽25的宽度W1，能够提高半导体装置1的耐压。其原因如下。

当使得半导体装置1从导通状态变为截止状态时，耗尽层不仅从基区30和漂移区20之间形成的PN结界面侧扩展，还从槽25的底部及其周边扩展至漂移区20内。此时，优选的是，耗尽层的扩展方式是均匀地扩展至更大的范围。在耗尽层的扩展不均匀或范围小的情况下，耐压降低。例如在槽25的底面上，槽25的宽度方向的两端部是电场集中点。在槽25的宽度W1较小的情况下，槽25的底面的槽25的宽度方向的两端部彼此接近，因此，在槽25的底面的正下方，耗尽层无法良好地、均匀地扩展至较大范围。另一方面，在槽25的底部的宽度W1较宽的情况下，槽25的底面的两端部的间隔较宽，因此，槽25的底部的正下方的耗尽层能够更加均匀地扩展，或者能够扩展至较大范围。因此，在槽25的宽度W1较宽的半导体装置1中，耐压提高。

图4的(a)和图4的(b)示出了对电位分布进行仿真后的结果。图4的(b)是与图4的(a)相比，槽25的宽度W1为一半的情况。图4的(a)和图4的(b)的纵轴是槽25的深度。并且，区域R20表示漂移区20的位置，区域R30表示基区30位置，区域R40表示发射区40的位置。电位越高的区域，显示得越浓。从图4的(a)和图4的(b)可知，在槽25的正下方，耗尽层向下方扩展。特别是确认到，槽25的宽度W1越长，槽25下方的电位分布宽广且平坦，电场很难集中。

并且，通过使间隔W2比较小，半导体装置1的耐压提高。槽25之间的耗尽层的深度比槽25正下方的耗尽层的深度浅。如果槽25的间隔W2较宽，则槽25之间的区域内从漂移区20和基区30之间的PN结向漂移区20内扩展的耗尽层更平坦。这样，该耗尽层的与从槽25的侧方扩展的耗尽层相连的部分成为畸变更大的形状。因此，半导体装置1的耐压下降。因此，间隔W2在一定程度上优选较小，希望间隔W2为槽25的宽度W1以下。

间隔W2为槽25的宽度W1以下这样的关系，相当于俯视时槽25的面积S1比槽25之间的半导体区域的面积大。由于槽25被形成在有源区域的整个面上，因此能够使得有源区域的耗尽层平缓，能够提高耐压。

另外，连接槽125内的底面电极65以及栅极电极60的延伸部作为场电极发挥作用，耗尽层能够从漂移区20和连接槽125的界面向漂移区20内延伸。因此，半导体装置1能够使耗尽层平缓地向半导体基板100的外周侧延伸，能够提高半导体装置1的耐压。

另外，如图1所示，绝缘膜50优选形成为：绝缘膜50的被配置于槽25的底面的区域的膜厚t1比配置于槽25的侧面并与基区30相对的区域的膜厚t2厚。由此，集电极-发射极间耐压稳定增加，可靠性提高。

另外，如图8的(b)所示，底面电极65的宽度d2优选比底面电极65和栅极电极60之间的间隔D大。由此，能够利用栅极电极60和底面电极65，使得从槽25和漂移区20的界面起扩展的耗尽层良好地平稳地扩展。其结果是，提高了半导体装置1的耐压。

并且，如图12所示，在俯视观察半导体装置1的情况下，槽25和连接槽125相连结的槽的角部呈平缓的曲线。通过这样地形成，能够使得由槽25的侧面的栅极电极60产生的耗尽层和由连接槽125的侧面的栅极电极的延伸部的第1部分60a产生的耗尽层平稳地相连，能够抑制耐压的下降。另外，也可以将连接槽的底部和侧面的绝缘膜50的膜厚(t3、t4)形成为比槽25和栅极电极60之间的作为栅极绝缘膜的绝缘膜50的膜厚t2厚。由此，包围有源区域的外周区域的耐压比有源区域的耐压高。其结果是，在有源区域内容易发生击穿，从而能够抑制电流集中并防止半导体装置1被破坏。

接着，对半导体装置1的降低电容的效果进行说明。为了形成沟道，需要使栅极电极60延伸到槽25的底面侧。这样，在栅极电极60和漂移区20之间生成寄生电容Cdg。为了降低该寄生电容Cdg，需要使栅极电极的厚度变薄，或者使槽25的底部的绝缘膜50变厚。

因此，例如如图1所示，在半导体装置1中，通过使栅极电极的下侧的绝缘膜50的膜厚t1比侧壁侧的膜厚t2厚，能够减小寄生电容Cdg。另外，如果绝缘膜50整体的膜厚变厚，则会产生阈值电压的问题。即，由于绝缘膜50的侧面侧作为栅绝缘膜发挥作用，因此如果使绝缘膜50的侧面侧的膜厚变厚，则阈值电压增加。因此，在半导体装置1中，使绝缘膜50的侧面侧的膜厚变薄，并且使绝缘膜50的底面侧的厚度变厚。由此，能够在维持期望的阈值电压的同时减小寄生电容Cdg。绝缘膜50在槽25的底面上的膜厚t1例如是300nm左右，在槽25的侧面的膜厚t2例如是150nm左右。

另外，在半导体装置1中，栅极电极60只形成在槽25的彼此相对的一对侧面上，在与槽25的底面相对的槽25的中央侧的部分上没有形成栅极电压60。由此，能够减小槽25底部的漂移区20和栅极电极60之间的寄生电容Cdg，能够实现高速的开关动作。

例如，如图8的(b)所示，栅极电极60相对于槽25的宽度W1的厚度幅值d1为1/20～1/3左右，较为优选的是1/15～1/5左右。如果栅极电极60的厚度d1相对于槽25的宽度W1小于1/20，则栅极电极60的厚度过薄，栅极电极60的电阻值上升，开关响应劣化。相反，如果栅极电极60的厚度d1相对于槽25的宽度W1超过1/3，则无法充分获得通过分断栅极电极60而带来的减小寄生电容Cdg的效果。

另外，通过形成宽度较宽的槽25，芯片尺寸中所占的槽25的个数减少，栅极电极60和漂移区20相对的面积减少，能够减小反馈电容Crss。并且，如果芯片尺寸中所占的槽25的个数较少，则与栅极电极60相对的基区30和发射区40在芯片尺寸中所占的面积减小，还能够减小输入电容Ciss(＝Cgd+Cgs)。

并且，底面电极65与发射极电极90电连接，通过设置底面电极65，不会增加寄生电容Cdg。因此，如图8的(a)和图8的(b)所示，在与槽25的底面相对的区域内，优选的是底面电极65的宽度d2比栅极电极60的厚度d1宽。其原因如下。

在槽25的宽度W1比图1所示的槽25之间的间隔W2宽的半导体装置1中，能够有效地将空穴蓄积在较宽的槽25的底部。因此，产生了IGBT特有的导电率调制，能够降低导通电阻。然而，在将栅极电极60填入宽度较宽的槽25的情况下，反馈电容Crss会大幅增大。对此，使不影响反馈电容Crss的底面电极65的宽度d2比栅极电极60的宽度d1宽，例如是2倍以上。另外，在图11的半导体装置1的俯视时，底面电极65的面积比栅极电极60的面积宽，例如是2倍以上。由此，能够抑制反馈电容Crss的大幅增加。与此同时，通过底面电极65和集电区10之间的电位差，耗尽层从槽25底部侧向半导体区域侧扩展，能够确保与在槽25内填入栅极电极60的情况相同程度的耐压。

另外，优选的是，底面电极65的上表面的位置比发射区40低，底面电极65不存在于被发射区40夹着的槽内的区域中，底面电极65被设定为与基区30和漂移区20的界面位置大致相同的高度，或者比界面低。并且，优选的是，底面电极65的宽度d2比底面电极65的膜厚方向的厚度m大，例如为1.5倍以上。由此，与栅极电极60相对的底面电极65的面积减小，因此能够减小寄生电容Cdg。其结果是，进一步减小了输入电容Crss。

接着，以下对底面电极65和发射极电极90的连接部处的半导体装置1的栅极-发射极间电容Cgs的减小进行说明。

首先，如图12所示，在配置于连接槽125内的底面电极65的端部，底面电极65与半导体基板100上的发射极电极90被在连接槽125的深度方向上延伸的底面电极的连接部301连接。即，底面电极65的连结部301的尺寸(连接槽125的深度方向的尺寸)比底面电极65的厚度(连接槽125的深度方向的尺寸)厚。因此，通过仅在连接槽125内设置底面电极65的连接部301，与俯视时在作为有源区的槽25内以带状延伸的方式设置连接槽301的情况相比，能够减小栅极-发射极间电容Cgs。

并且，如图11所示，栅极连接部的第2部分60b是与底面电极的连接部301相连接的底面电极的端部所面对的部分。在半导体装置1中，栅极连接部的第2部分60b的尺寸(连接槽125的深度方向的尺寸)比栅极电极60的尺寸(槽25的深度方向的尺寸)小。由此，与栅极电极60和底面电极的连接部301彼此相对的情况相比，栅极连接部的第2部分60b和底面电极的连接部301彼此相对的面积减小。因此，半导体装置1能够减小在栅极连接部的第2部分60b和底面电极的连接部301之间产生的寄生电容。

(制造方法)

以下，参照图6的(a)～图6的(h)、图7的(i)～图7的(n)，对本发明的实施方式的半导体装置1的制造方法进行说明。这里，仅示出与一个槽25相关的结构。并且，以下所述的半导体装置的制造方法只是一个例子，当然，包括其变形例在内，也可以通过除此之外的各种制造方法来实现。

首先，如图6的(a)所示，在依次形成有漂移区20、基区30的半导体基板100的表面(基区30中)上，通过离子注入形成发射区40。并且，基区30和发射区40中的至少一方也可以在形成后述的栅极电极60和底面电极65之前的期间内形成，或者在形成后述的栅极电极60和底面电极65之后形成。

接着，如图6的(b)所示，在形成有发射区40的区域中形成槽25(槽形成工序)。槽25例如可以通过将光致抗蚀剂膜作为掩膜对半导体基板100进行干法蚀刻而形成。槽25贯通基区30，并且到达漂移区20。

接着，通过热氧化，在包括槽25内部在内的半导体基板100的整个表面上形成绝缘膜50(氧化工序)。之后，蚀刻去除与槽25相离的区域内的绝缘膜50。由此，如图6的(c)所示，绝缘膜50仅残留在槽25的内部(底面、侧面)及其周围。这里，在要使绝缘膜50的厚度在槽25内均匀的情况下，能够通过1次热氧化来形成绝缘膜50。

接着，为了具有导电性，通过CVD法在整个表面形成例如被掺杂为杂质浓度是1E19atom/cm³以上、1E20atom/cm³以下的高浓度的多晶硅膜(栅极电极材料)600(栅极电极成膜工序)。此时，如图6(d)所示，槽25的内部没有埋入多晶硅膜600，以多晶硅膜600的厚度在槽25的侧面和底面大致均匀这样的成膜条件，形成多晶硅膜600。并且，在多晶硅膜600的表面形成牺牲氧化膜650。

接着，形成多晶硅膜600(栅极电极构图工序)。图6的(e)～图6的(h)是用于详细说明该工序的图。首先，如图6的(e)所示，在整个表面涂布形成光致抗蚀剂膜200，之后，进行使用了掩膜的曝光和显影，如图6的(f)所示，形成光致抗蚀剂膜200。

之后，如图6的(g)所示，通过对多晶硅膜600进行干法蚀刻(各向异性蚀刻)，选择性地去除特别是槽25内的多晶硅膜600，分离地形成栅极电极60和底面电极65。之后，如图6的(h)所示，去除在栅极电极60的侧面和底面电极65的上表面残留的牺牲氧化膜650和光致抗蚀剂膜200。由此，形成栅极电极60和底面电极65。并且，多晶硅膜600在图示的范围外(例如，在槽25的延伸方向的端部侧等)，也形成为残留一部分而作为布线材料。

之后，如图7的(i)所示，在整个表面对绝缘膜700进行成膜(层间绝缘膜成膜工程)。此时，与多晶硅膜600相同，在槽25的内部形成绝缘膜700。

接着，形成成膜后的绝缘膜700(层间绝缘膜构图工序)。图7的(j)～图7的(m)是用于详细说明该工序的图。首先，如图7的(j)所示，与图6的(d)相同，涂布形成光致抗蚀剂膜200。之后，如图7的(k)所示，以绝缘膜700在槽25的外侧露出的方式，同样形成光致抗蚀剂膜200。

通过将光致抗蚀剂膜200作为掩膜而对绝缘膜700进行干法蚀刻，如图7的(l)所示，绝缘膜700作为层间绝缘膜70而残留。此时，虽然省略了图示，但在底面电极65和发射极电极90相连接的区域内，底面电极65上方的绝缘膜700被蚀刻去除。之后，如图7的(m)所示，去除光致抗蚀剂膜200，并进行退火处理。

之后，如图7的(n)所示，形成发射极电极90，通过在半导体基板100的背面形成集电极电极80(省略图示)而完成图1的半导体装置1。另外，虽然在如图7的(n)所示的区域内整个表面上形成有发射极电极90，但是发射极电极90并没有形成在半导体装置1的整个表面上。实际上，槽25在图6的(a)～图6的(h)以及图7的(i)～图7的(n)中的与纸面垂直的方向上延伸，栅极电极60在槽25的端部形成为以不与发射极电极90接触的方式在表面侧引出。由此，栅极电极60、发射极电极90以及集电极电极80分别作为电极端子发挥作用。

如上所述，通过形成同一多晶硅膜，能够同时形成栅极电极60和底面电极65。

并且，底面电极65的剖面形状(图6的(g)中的多晶硅膜600的蚀刻形状)可以根据干法蚀刻条件进行控制。由此，例如在将底面电极65设为正锥形状(底面电极65的下面比上面宽的形状)的情况下，层间绝缘膜70很容易填入栅极电极60和底面电极65之间，能够使栅极电极60和底面电极65之间的绝缘性良好。相反，在将底面电极65设为倒锥形状(底面电极65的上面比下面宽的形状)的情况下，能够增大发射极电极90和底面电极65之间的接触面积，从而能够降低发射极电极90和底面电极65之间的接触电阻。

(其他实施方式)

如上所述，通过实施方式对本发明进行了描述，但应理解到，构成所公开的一部分的论述和附图并不是对本发明进行限制。对于本领域技术人员来说，显然能够从该公开得到各种替代的实施方式、实施例和运用技术。

例如，关于半导体装置1的栅极电极60的结构，图15中示出了栅极电极60的底部沿槽25的底面向槽25的中央部突出的变形例。在图15中，栅极电极60和底面电极65的间隔表示为D，槽25内的栅极电极60向底面电极65侧的突出量表示为X。这里，优选的是突出量X与底面电极65的宽度d2的和大于槽25之间的间隔W2。由此，空穴比较容易集中在栅极电极60和底面电极65的正下方及其附近的漂移区20内。由此，进一步产生了IGBT特有的导电率调制，能够减小导通电阻。

例如，如果扩大间隔D，则栅极电极60正下方形成的耗尽层的宽度在底面电极65侧变窄，发射极电极90和集电极电极80之间的耐压下降。因此，该耐压能够通过栅极电极60和底面电极65的间隔D进行控制。

另外，如果栅极电极60的突出量X变大，则反馈电容Crss变大。因此，能够根据突出量X调整反馈电容Crss。

根据上述结构和制造方法，间隔D和突出量X都是由栅极电极构图工序中的光致抗蚀剂膜200的掩膜图案以及牺牲氧化膜650的掩膜图案决定的。例如，为了保护半导体装置，发射极电极90和集电极电极80之间发生击穿的位置被设定为在芯片上的特定区域中发生。例如，在该特定的区域内，通过使用间隔D大的掩膜图案，能够容易地降低芯片上的有源区域的耐压。另一方面，通过缩小间隔D，还能够减小反馈电容Crss。即，仅仅借助栅极电极构图工序中的光刻的掩膜图案，即可对芯片的面内的耐压和反馈电容Crss的分布进行控制。在图6的(f)中的光刻中，通过使曝光时的焦点对准槽25的底面，能够高精度地控制间隔D和突出量X。

并且，如图15所示，槽25内的底面电极65的宽度d2和突出量X的和、与槽25彼此之间的间隔W2的比例优选设为1/4～11/4左右。该比例小于1/4时，空穴难以蓄积到漂移区20。另一方面，如果该比例大于11/4，则沟道电阻增大，导通电阻增加。

并且，为了利用底面电极65和槽25来提高蓄积空穴的效果，底面电极65的宽度d2以及突出量X与槽25彼此之间的间隔W2优选满足(d2+X)＞W2的关系。特别在耐压较高的半导体装置中是优选的。

另外，也可以形成为：将发射区40的靠半导体基板100的上表面侧的第1部分的杂质浓度设为1E19atom/cm³～1E20atom/cm³，将比第1部分深的第2部分设为1E18atom/cm³～1E19atom/cm³。这样，能够提高半导体装置1的短路容限。

另外，在图1的半导体装置1中，槽25的底部是平坦的，但槽25的底部也可以形成为槽25的中央部比槽25的端部浅。通过这样地形成槽25的底部，能够有效地将空穴蓄积到槽25的底部的中央部。其结果是，能够减小导通电压。

或者，也可以是，槽25的底部的至少一部分弯成向下凸的曲面。槽25的底部的端部的弯曲较大的话，空穴不蓄积在槽25的下方，而是容易移动到基区30。因此，槽25的底部平坦或向上凸的部分较大的话，能够降低导通电压。

图13是示出槽25和连接槽125之间的连接部位的剖面图。经由设置于层间绝缘膜70的开口部301，利用底面电极65的连接部301将发射极电极90和底面电极(底面电极的主体部)65相连接。连接部301位于底面电极65的延伸方向的端部侧，且位于左右的栅极电极60彼此相对的区域的端部侧或其外侧。即，连接部301比有源区域靠外侧。例如，在形成连接部301后，将连接部301设置在有源区域的情况下，在连接部301的上方发射电极90的上表面产生宽度较窄的凹陷。因此，有源区域上的发射极电极90和接合线的连接强度下降。因此，优选的是仅在与有源区域相离的底面电极65的端部，使底面电极65和发射极电极90相连接。并且，由于形成连接部301，水分有可能渗入到槽25内部。当水分渗入有源区域后，可靠性会大幅下降，因此优选的是仅在底面电极65的端部、即外周区域形成连接部301。

另外，如图13所示，也可以将基区30一直形成到连接槽125的外侧。由此，能够确保下述区域处于连接槽125的外侧，该区域是能够可靠地使基区30和发射极电极90相接触的区域。

另外，如图14所示，也可以使得栅极电极60的与槽25的底面相对的下表面带有锥形。通过使栅极电极60的下表面带有锥形，栅极电极60的底面和漂移区20(集电区10)相对的面积变小，能够降低寄生电容Cdg。

另外，由于层间绝缘膜70的一部分被填入槽25的内部，因此如图14所示，层间绝缘膜70的膜厚也可以形成为在槽25的开口部的缘上方较厚，在槽25的开口部的中央上方较薄。在发射极电极90的上表面上，在槽25的开口部的中央上方形成了较大的凹陷。因此，配置于发射极电极90的上表面的夹线、接合线、以及发射极电极90之间的连接面积增大，连接强度增强。

在栅极电极60和底面电极65是含有掺杂物的多晶硅电极的情况下，在层间绝缘膜70上，例如图14所示优选采用第1绝缘膜71和第2绝缘膜72的层叠结构，其中，第1绝缘膜71由BPSG膜构成，第2绝缘膜72由NSG膜构成。BPSG膜是能够通过退火处理使得表面平缓的层间膜，但由于其含有磷(P)，因此对电极的导电性有影响。因此，通过在电极和BPSG膜之间配置NSG膜作为不含磷的保护膜，不会对电极的导电性产生影响，并且能够使得层间绝缘膜70的上表面变平缓。

另外，如图14所示，基区30和漂移区20的界面位于槽25之间，在与槽25相离的区域内的基区30和漂移区20之间的界面的位置比与槽25相邻的区域内的基区30和漂移区20之间的界面的位置靠下侧(例如，集电区10侧)。通过这样地形成基区30和漂移区20之间的界面，能够加长槽25底部到基区30为止的距离。因此，能够利用漂移区20蓄积更多的空穴。由此，能够促进电导率调制的效果，能够进一步降低导通电阻。

另外，在漂移区20和基区30之间也可以配置杂质浓度比漂移区20高的n型半导体区域。通过配置杂质浓度较高的半导体区域，在该半导体区域下方的与漂移区20的界面附近，空穴更多地被蓄积到漂移区20。其结果是，能够进一步降低导通电阻。

另外，在上述结构中，即使将导电型(p型、n型)反过来，显然也能够获得相同的效果。另外，显而易见的是，无论构成半导体基板100、栅极电极60等的材料如何，都能够实现上述结构和制造方法，并且获得相同的效果。

这样，本发明当然包括未在此说明的各种实施方式等。因此，本发明的技术范围仅由基于上述说明而妥当确定的保护范围所涉及的发明特定事项来限定。

产业上的可利用性

本发明的半导体装置能够应用于进行开关动作的沟槽栅型的半导体装置的用途。