本申请基于35u.s.c.§119要求2017年3月3日在韩国知识产权局递交的韩国专利申请no.10-2017-0027699的优先权，其全部公开内容通过引用合并于此。
本发明构思的实施例总体上涉及半导体器件，并且更具体地涉及包括电阻器的半导体器件。
背景技术：
半导体器件通常包括晶体管、二极管、电容器、电阻器等。在包括电阻器的半导体器件中，电阻器通常由用于形成栅电极或互连线的低电阻率金属形成，因此需要增加电阻器的长度以满足电阻器的期望的电阻量值。电阻器的增加的长度导致在半导体器件中占据更大面积的更大的电阻器，随着半导体器件变得越来越小，这呈现了问题。
技术实现要素：
本发明构思的一些实施例提供了一种在半导体衬底上包括半导体衬底和电阻器结构的半导体器件。所述电阻器结构包括焊盘部分和连接所述焊盘部分的电阻器主体。焊盘部分均具有比电阻器主体的宽度大的宽度。焊盘部分均包括焊盘图案和覆盖焊盘图案的侧壁和下表面的衬里图案。所述电阻器主体从所述衬里图案横向地延伸。所述焊盘图案包括与所述电阻器主体和所述衬里图案不同的材料。
本发明构思的另外的实施例提供了一种半导体器件，该半导体器件包括半导体衬底、半导体衬底上的第一电阻器结构以及半导体衬底上的第一晶体管。第一晶体管包括第一栅极结构，第一栅极结构包括第一栅电极结构和覆盖所述第一栅电极结构的侧壁和下表面的第一栅电介质层。所述第一栅电极结构包括第一栅电极图案和第二栅电极图案。所述第一栅电极图案覆盖所述第二栅电极图案的侧壁和下表面并且包括具有比所述第二栅电极图案高的电阻率的导电材料。第一电阻器结构包括第一焊盘部分和连接第一焊盘部分的第一电阻器主体。第一电阻器结构包括与第一栅电极图案相同的材料。
附图说明
图1是示出了根据本发明构思的一些实施例的半导体器件的透视图。
图2a和图2b是示出了根据本发明构思的一些实施例的半导体器件的截面图。
图3a和图3b是示出了根据本发明构思的一些实施例的半导体器件的截面图。
图4是示出了根据本发明构思的一些实施例的半导体器件的截面图。
图5是示出了根据本发明构思的一些实施例的半导体器件的平面图。
图6至图9是分别示出了根据本发明构思的一些实施例的半导体器件的截面图。
图10是示出了根据本发明构思的一些实施例的半导体器件的平面图。
图11是示出了根据本发明构思的一些实施例的半导体器件的截面图。
图12是示出了根据本发明构思的一些实施例的半导体器件的平面图。
图13a和图13b是示出了根据本发明构思的一些实施例的半导体的截面图。
图14是示出了根据本发明构思的一些实施例的半导体器件的平面图。
图15是示出了根据本发明构思的一些实施例的半导体器件的截面图。
图16是示出了根据本发明构思的一些实施例的半导体器件的平面图。
图17是示出了根据本发明构思的一些实施例的半导体器件的截面图。
图18是示出了根据本发明构思的一些实施例的半导体器件的平面图。
图19a和图20是示出了根据本发明构思的一些实施例的半导体器件的截面图。
图19b是示出了图19a的部分的放大示图。
图21a至图21c是示出了根据本发明构思的一些实施例的制造半导体器件的工艺步骤的截面图。
具体实施方式
将参考其中显示了一些示例实施例的附图更全面地描述各个示例实施例。然而，本发明构思可以按多种不同形式来体现，并且不应当被解释为限于本文阐述的实施例。
图1是示出了根据本发明构思的一些实施例的半导体器件的透视图。图2a示出了根据一些实施例的半导体器件，并且是沿着图1的线ⅰ-ⅰ’和ⅱ-ⅱ’截取的截面。图2b示出了根据一些实施例的半导体器件，并且是沿图1的线ⅲ-ⅲ’截取的截面。
参考图1、图2a和图2b，电阻器结构57r可以设置在半导体衬底3上。在一些实施例中，电阻器结构57r可以设置在半导体衬底3上的隔离区6s上。半导体衬底3可以包括例如半导体材料(诸如，硅)。隔离区6s可以形成在半导体衬底3上，并且可以由诸如氧化硅的绝缘材料形成。
电阻器电介质层33r可以形成为覆盖电阻器结构57r的侧壁和下表面。电阻器电介质层33r可以由具有比氧化硅高的介电常数的高k电介质材料(例如，氧化铪或氧化铝)形成。
包括电阻器开口24r的下部绝缘结构20可以形成在隔离区6s上。下部绝缘结构20的电阻器开口24r可以包括焊盘开口24ra和在焊盘开口24ra之间的主体开口24rb。焊盘开口24ra可以均具有比主体开口24rb的宽度大的宽度。下部绝缘结构20可以由氧化硅、低k电介质材料和/或氮化硅形成。在一些实施例中，电阻器结构57r和下部绝缘结构20可以填充下部绝缘结构20的电阻器开口24r。
电阻器结构57r可以包括焊盘部分57ra和连接焊盘部分57ra的电阻器主体57rb。在一些实施例中，焊盘部分57ra可以均具有比电阻器主体57rb的宽度大的宽度。焊盘部分57ra可以均包括焊盘图案54r和围绕焊盘图案54r的侧壁和下表面的衬里图案51r。焊盘图案54r可以形成为具有柱形状。衬里图案51r可以覆盖焊盘图案54r的侧壁和下表面以接触焊盘图案54r。电阻器结构57r的电阻器主体57rb可以形成为从衬里图案51r连续地和横向地延伸。电阻器主体57rb可以整体地耦接到衬里图案51r。
电阻器结构57r的焊盘部分57ra可以填充下部绝缘结构20的焊盘开口24ra。电阻器结构57r的电阻器主体57rb可以填充下部绝缘结构20的主体开口24rb。
在一些实施例中，焊盘部分57ra中的每一个的焊盘图案54r和衬里图案51r可以由不同的导电材料形成。衬里图案51r可以由具有与焊盘图案54r的电阻率不同的电阻率的导电材料形成。例如，焊盘图案54r可以由具有比衬里图案51r的电阻率低的电阻率的低电阻导电材料(诸如钨)形成。衬里图案51r可以由高电阻导电材料形成，例如，诸如氮化钛(tin)、氮化钽(tan)、钛铝(tial)或钛-铝-碳(tialc)之类的金属合金，其电阻率高于焊盘图案54r的电阻率。然而，本发明构思不限于此。例如，焊盘图案54r可以包括钨，并且衬里图案51r可以包括多个层，其中至少一个由具有比焊盘图案54r的电阻率高的电阻率的多晶硅形成。
上部绝缘结构75可以形成在下部绝缘结构20上以覆盖电阻器结构57r。电阻器接触塞79可以形成为穿透上部绝缘结构75并且电连接到电阻器结构57r的焊盘部分57ra。
在图1、图2a和图2b的示例实施例中，可以修改构成半导体器件的元件中的至少一个。在下文中，将描述要修改的元件。应该理解的是，即使没有单独的描述，其他不被修改的元件也与上述相同。
图3a和3b示出了根据本发明构思的一些实施例的半导体器件的电阻器结构。图3a是沿着图1的线ⅰ-ⅰ’和ⅱ-ⅱ’截取的截面图。图3b是沿着图1的线ⅲ-ⅲ’截取的截面图。
参考图1、图3a和图3b，如图1、图2a和图2b所述，电阻器结构57r可以包括电阻器主体57rb和均包括衬里图案51r和焊盘图案54r的焊盘部分57ra。
衬里图案51r和电阻器主体57rb可以包括至少两个导电层。例如，衬里图案51r和电阻器主体57rb可以共同包括第一导电层39r。衬里图案51r可以包括第二导电层42ra，并且电阻器主体57rb可以包括第二导电层42rb。衬里图案51r的第二导电层42ra可以位于比第一导电层39r更靠近焊盘图案54r的位置，并且可以覆盖焊盘图案54r的侧壁和下表面。电阻器主体57rb的第二导电层42rb可以从衬里图案51r的第二导电层42ra连续地和横向地延伸并且可以具有柱形状。电阻器主体57rb的第二导电层42rb可以整体地耦接到衬里图案51r的第二导电层42ra。第一导电层39r可以比第二导电层42ra和42rb更靠近电阻器电介质层33r。第一导电层39r可以接触电阻器电介质层33r。衬里图案51r的第二导电层42ra可以接触焊盘图案54r的侧壁和下表面。
在一些实施例中，衬里图案51r可以由金属合金形成，例如tial、tialc、tin和/或tan。例如，衬里图案51r的第一导电层39r可以包括tial、tialc、tin和tan中的一种，并且衬里图案51r的第二导电层42ra可以包括tial、tialc、tin和tan中的另一种。
图4示出了根据一些实施例的半导体器件的电阻器结构，并且是沿图1的线ⅲ-ⅲ’截取的截面。参考图1和图4，在电阻器结构57r的焊盘图案54r中，如图1、图2a和图2b所描述，焊盘图案54r可以包括第一焊盘层53a和第二焊盘层53b。第二焊盘层53b可以具有柱形状。第一焊盘层53a可以覆盖第二焊盘层53b的侧壁和下表面。在一些实施例中，第一焊盘层53a可以用作用于形成第二焊盘层53b的籽晶层。然而，本发明构思不限于此。例如，第一焊盘层53a和第二焊盘层53b可以由不同的材料形成。
根据一些实施例的半导体器件可以包括晶体管，该晶体管包括与形成电阻器结构57r的材料中的至少一种材料相同的材料。图5是示出了根据一些实施例的包括晶体管的半导体器件的平面图。图6是沿着图6的线iv-iv’和v-v’截取的截面图。
参考图5和图6，可以在半导体衬底3上形成隔离区6s以限定有源区6a和保护环6g。隔离区6s可以由诸如氧化硅的绝缘材料形成。
晶体管tr可以形成在半导体衬底3上。晶体管tr可以包括与有源区6a交叉的栅极结构60g和在有源区6a中在栅极结构60g的相对侧处的源极/漏极区15。
栅极结构60g可以包括栅电极结构57g和覆盖栅电极结构57g的侧壁和下表面的栅电介质结构36。
栅电介质结构36可以包括覆盖栅电极结构57g的侧壁和下表面的栅电介质层33g以及在栅电介质层33g和有源区6a之间的界面电介质层30。界面电介质层30可以由氧化硅形成。界面电介质层30可以被称为界面氧化物。
栅电极结构57g可以与有源区6a相交。栅电极结构57g可以包括第一栅电极图案51g和第二栅电极图案54g。第二栅电极图案54g可以具有柱形状。第一栅电极图案51g可以覆盖第二栅电极图案54g的侧壁和下表面。
第一栅电极图案51g可以包括功函数调节层。在一些实施例中，第一栅电极图案51g可以包括tial、tialc或其组合。在其他实施例中，第一栅电极图案51g可以包括tin或tan。
覆盖图1、图2a和图2b中描述的电阻器结构57r的侧壁和下表面的电阻器结构57r和电阻器电介质层33r可以形成在由保护环6g围绕的隔离区6s上。电阻器结构57r可以是如图3a和图3b或图4中所描述的电阻器结构。
电阻器结构57r可以包括如图1、图2a和图2b中描述的焊盘部分57ra和电阻器主体57rb。电阻器结构57r的焊盘部分57ra可以均包括衬里图案51r和焊盘图案54r。电阻器主体57rb可以形成为从衬里图案51r连续地和横向地延伸。电阻器主体57rb可以整体地耦接到衬里图案51r。因此，电阻器主体57rb和衬里图案51r可以由相同的材料形成。
衬里图案51r和电阻器主体57rb可以由与第一栅电极图案51g相同的材料形成。焊盘图案54r可以由与第二栅电极图案54g相同的材料形成。焊盘图案54r和第二栅电极图案54g可以由具有比衬里图案51r、电阻器主体57rb和第一栅电极图案51g中的每一个的电阻率低的电阻率的导电材料形成。例如，衬里图案51r、电阻器主体57rb和第一栅电极图案51g可以由例如tial、tialc、tin、tan或其组合形成。焊盘图案54r和第二栅电极图案54g可以由例如诸如钨的金属形成。
下部绝缘结构20可以形成在半导体衬底3上。下部绝缘结构20可以包括栅极开口24g和电阻器开口24r。
栅极结构60g可以填充栅极开口24g。电阻器结构57r和电阻器电介质层33r可以填充电阻器开口24r。
在一些实施例中，电阻器开口24r可以包括焊盘开口24ra和主体开口24rb。焊盘开口24ra可以均具有比主体开口24rb的宽度大的宽度。电阻器结构57r的焊盘部分57ra可以形成在焊盘开口24ra中。电阻器结构57r的电阻器主体57rb可以形成在主体开口24rb中。
在一些实施例中，主体开口24rb的宽度可以小于栅极开口24g的宽度。主体开口24rb可以填充有形成衬里图案51r的导电材料，但是可以不填充有形成焊盘图案54r的导电材料。因此，在电阻器结构57r中，电阻器主体57rb可以不包括形成焊盘图案54r的导电材料。例如，当焊盘图案54r由具有相对低电阻率的钨形成时，电阻器主体57rb可以不包括钨并且可以包括形成衬里图案51r的导电材料，例如，tin、tan、tial、和/或tialc，其具有比钨高的电阻率。
下部绝缘结构20可以包括下部绝缘层18和间隔件12。间隔件12可以包括覆盖栅极结构60g的侧壁的栅极间隔件12g和覆盖电阻器结构57r的侧壁的电阻器间隔件12r。下部绝缘层18可以由氧化硅和/或低k电介质材料形成。间隔件12可以由氮化硅和/或氮氧化硅形成。
覆盖电阻器结构57r的侧壁和下表面的电阻器电介质层33r可以由与栅电介质层33g相同的材料形成。例如，电阻器电介质层33r和栅极电介质层33g可以由具有比下部绝缘结构20的介电常数大的介电常数的高k电介质材料形成。电阻器电介质层33r和栅电介质层33g可以由例如铪基电介质(例如hfo或hfsio)、铝基电介质(例如alo)、镧基电介质(例如lao)或其组合形成。
上部绝缘结构75可以形成在下部绝缘结构20上以覆盖电阻器结构57r和栅极结构60g。上部绝缘结构75可以由氧化硅形成。
晶体管接触塞78和电阻器接触塞79可以形成在半导体衬底3上。电阻器接触塞79可以穿透上部绝缘结构75以电连接到电阻器结构57r的焊盘部分57ra。晶体管接触塞78可以电连接到晶体管tr。晶体管接触塞78可以包括穿透上部绝缘结构75和下部绝缘结构20以电连接到晶体管tr的源极/漏极区15的源极/漏极接触塞78a和穿透上部绝缘结构75和下部绝缘结构20的栅极接触塞78b绝缘结构75电连接到晶体管tr的栅电极结构57g。
在一些实施例中，分别填充下部绝缘结构20的栅极开口24g和电阻器开口24r的栅电极结构57g和电阻器结构57r可以均具有与下部绝缘结构20的上表面大致共面的上表面。然而，本发明构思不限于此。例如，栅电极结构57g和电阻器结构57r中的每一个的上表面可以相对于半导体衬底3的上表面低于下部绝缘结构20的上表面。
栅电极结构57g和电阻器结构57r可以被修改。图7示出了根据示例实施例的半导体器件的栅电极结构和电阻器结构，并且是沿着图5的线iv-iv’和v-v’截取的截面图。
参考图5和图7，栅电极结构57g可以部分地填充下部绝缘结构20的栅极开口24g，并且电阻器结构57r可以部分地填充下部绝缘结构20的电阻器开口24r。栅极盖图案63g可以形成在栅电极结构57g上以填充栅极开口24g的剩余部分。电阻器封盖图案63r可以形成在电阻器结构57r上以填充电阻器开口24r的剩余部分。栅极盖图案63g和电阻器盖图案63r可以由相同的材料(例如，氮化硅)形成。
可以修改栅极盖图案63g和电阻器盖图案63r。图8示出根据示例实施例的半导体器件的栅极盖图案和电阻器盖图案，并且是沿着图5的线iv-iv’和v-v’截取的截面。
参考图5和图8，可以在半导体衬底3上形成栅极盖图案63g’和电阻器盖图案63r’。栅极盖图案63g’可以覆盖如图6中描述的下部绝缘结构20的栅极开口24g中的栅电极结构57g的上表面。电阻器封盖图案63r’可以覆盖如图6中描述的下部绝缘结构20的电阻器开口24r中的电阻器结构57r的上表面。
再次参考图5和图6，在一些实施例中，第一栅电极图案51g和衬里图案51r可以均由单层形成，但不限于此。例如，第一栅电极图案51g和衬里图案51r可以均由多层形成。例如，衬里图案51r可以包括如图3a和图3b中描述的第一导电层39r和第二导电层42ra。第一栅电极图案51g可以具有与包括如图3a和图3b中描述的第一导电层39r和第二导电层42ra的衬里图案51r基本上相同的结构。
图9示出了根据示例实施例的包括具有与包括第一导电层和第二导电层的衬里图案相同的结构的栅电极图案的半导体器件，并且是沿着图5的线ⅳ-ⅳ’和ⅴ-ⅴ’截取的截面。
参考图5和图9，第一栅电极图案51g可以包括与如图3a和3b中描述的衬里图案51r的第一导电层39r相对应的第一导电层39g，以及与如图3a和3b中描述的衬里图案51r的第二导电层42ra相对应的第二导电层42g。因此，第一栅电极图案51g可以包括第一导电层39g和在第一导电层39g上的第二导电层42g。
在一些实施例中，电阻器结构57r的电阻器主体57rb的宽度drb可以小于栅电极结构57g的宽度dg，但是本发明构思不限于此。例如，电阻器结构57r的电阻器主体57rb的宽度drb可以基本上等于栅电极结构57g的宽度dg。在一些实施例中，电阻器结构57r的电阻器主体57rb可以由与栅电极结构57g的第一栅电极图案51g相同的材料形成。然而，本发明构思不限于此。例如，电阻器结构57r的电阻器主体57rb的至少一部分可以包括与栅电极结构57g的第一栅电极图案51g的材料不同的材料。
图10是示出了根据一些实施例的半导体器件的平面图，并且是平面图。图11是沿着图10的线ⅵ-ⅵ’和ⅶ-ⅶ’的截面图。
参考图10和图11，具有与如图5和图6中描述的相同的结构的晶体管tr可以设置在半导体衬底3上。晶体管tr可以包括如图5和图6中描述的栅电介质结构36和栅电极结构57g。栅电极结构57g可以包括第一栅电极图案51g和第二栅电极图案54g。
电阻器结构57r可以设置在半导体衬底3上。电阻器结构57r可以包括焊盘部分57ra和连接在焊盘部分57ra之间的电阻器主体57rb。在一些实施例中，电阻器主体57rb可具有基本上等于栅电极结构57g的宽度dg的宽度drb’。
焊盘部分57ra可以均包括衬里图案51r和焊盘图案54r。焊盘图案54r可以具有柱形状。衬里图案51r可以覆盖焊盘图案54r的侧壁和下表面。
如上面图3a和图3b所描述，衬里图案51r和电阻器主体57rb可以共同为第一导电层39r。衬里图案51r可以包括第二导电层42ra，并且电阻器主体57rb可以包括第二导电层42rb。衬里图案51r的第二导电层42ra可以覆盖焊盘图案54r的侧壁和下表面。电阻器主体57rb的第二导电层42rb可以从衬里图案51r的第二导电层42ra连续地和横向地延伸并且可以具有柱形状。电阻器主体57rb的第二导电层42rb可以整体地耦接到衬里图案51r的第二导电层42ra。
第一导电层39r、第二导电层42ra和42rb以及焊盘图案54r中的至少一个可以由与栅电极结构57g不同的材料形成。例如，第一栅电极图案51g可以由与第一导电层39r和第二导电层42ra和42rb中的一个相同的材料形成，并且第二栅电极图案54g可以由与焊盘图案54r相同的材料形成。例如，第一栅电极图案51g可以由与第一导电层39r相同的材料形成，并且第二导电层42ra和42rb可以由与第一栅电极图案51g和第二栅电极图案54g不同的材料形成。例如，第一栅电极图案51g可以由能够调整栅电极结构57g的功函数的功函数调节材料(诸如tial、tialc、tin或tan)形成。第二栅电极图案54g可以由具有低电阻率的低电阻金属例如钨形成，以降低栅电极结构57g的电阻。第一导电层39r可以由与第一栅电极图案51g相同的材料形成。焊盘图案54r可以由与第二栅电极图案54g相同的材料形成。第二导电层42ra和42rb可以由电阻率高于第一导电层39r和焊盘图案54r的材料(例如，多晶硅)形成，以增加电阻器结构57r的电阻的量值。
在一些实施例中，第一导电层39r可以由具有相对高电阻率的多晶硅形成。第二导电层42ra和42rb可以由与第一栅电极图案51g相同的材料形成。焊盘图案54r可以由与第二栅电极图案54g相同的材料形成。
参考图10和图11描述包括一个晶体管tr的半导体器件。然而，本发明构思不限于此。例如，根据一些实施例的半导体器件可以包括多个晶体管tr。
图12是示出了根据一些实施例的半导体器件的平面图。图13a是沿着图12的线ⅷ-ⅷ’截取的截面图。图13b是沿着图12的线ⅸ-ix’或ⅹ-ⅹ’截取的截面图。
参考图12、图13a和图13b，可以在半导体衬底3上形成隔离区6s以限定第一有源区6a1、第二有源区6a2和保护环6g。
第一晶体管tr1、第二晶体管tr2和电阻器结构57r可以形成在半导体衬底3上。
第一晶体管tr1可以包括与第一有源区6a1交叉的第一栅极结构60g1以及在第一栅极结构60g1的相对侧处的第一有源区6a1中的第一源极/漏极区15a。第二晶体管tr2可以包括与第二有源区6a2交叉的第二栅极结构60g2以及在第二栅极结构60g2的相对侧处的第二有源区6a2中的第二源极/漏极区15b。
第一栅极结构60g1可以包括第一栅电极结构57g1和覆盖第一栅电极结构57g1的侧壁和下表面的第一栅电介质结构36a。第二栅极结构60g2可以包括第二栅电极结构57g2和覆盖第二栅电极结构57g2的侧壁和下表面的第二栅电介质结构36b。
在一些实施例中，第一晶体管tr1可以是nmos晶体管，并且第二晶体管tr2可以是pmos晶体管。在其他实施例中，第一晶体管tr1和第二晶体管tr2可以是具有不同阈值电压的nmos晶体管或具有不同阈值电压的pmos晶体管。因此，第一晶体管tr1和第二晶体管tr2可以形成为具有不同的性质。
第一栅电介质结构36a可以包括覆盖第一栅电极结构57g1的侧壁和下表面的第一栅电介质层33g1以及在第一栅电介质层33g1和第一有源区6a1之间的界面电介质层30。第二栅电介质结构36b可以包括覆盖第二栅电极结构57g2的侧壁和下表面的第二栅电介质层33g2以及在第二栅电介质层33g2和第二有源区6a2之间的界面电介质层30。界面电介质层30可以由界面氧化物形成。第一栅电介质层33g1和第二栅电介质层33g2可以由高k电介质材料形成。
第一栅电极结构57g1可以包括第一栅电极图案51g1和第二栅电极图案54g1。第二栅电极结构57g2可以包括第三栅电极图案51g2和第四栅电极图案54g2。
第二栅电极图案54g1和第四栅电极图案54g2可以形成为具有柱形状。第一栅电极图案51g1和第三栅电极图案51g2可以形成为具有衬里形状并且可以分别覆盖第二栅电极图案54g1和第四栅电极图案54g2的侧壁和下表面。
第一栅电极图案51g1可以包括第一栅极导电层39g1和在第一栅极导电层39g1上的第二栅极导电层42g1。第三栅电极图案51g2可以包括第三栅极导电层39g2和在第三栅极导电层39g2上的第四栅极导电层42g2。
电阻器电介质层33r可以被设置为覆盖电阻器结构57r的侧壁和下表面。在一些实施例中，电阻器电介质层33r可以由类似于第一栅电介质结构36a和第二栅电介质结构36b的高k电介质层形成。
电阻器结构57r可以包括焊盘部分57ra和连接焊盘部分57ra的电阻器主体57rb。焊盘部分57ra可以均包括焊盘图案54r和覆盖焊盘图案54r的侧壁和下表面的衬里图案51r。电阻器主体57rb可以形成为从衬里图案51r连续地和横向地延伸。电阻器主体57rb可以整体地耦接到衬里图案51r。
衬里图案51r可以由多个焊盘导电层39ra、42ra1和42ra2形成。衬里图案51r可以包括第一焊盘导电层39ra、第一焊盘导电层39ra上的第二焊盘导电层42ra1以及第二焊盘导电层42ra1上的第三焊盘导电层42ra2。
电阻器主体57rb可以包括从多个焊盘导电层39ra、42ra1和42ra2横向延伸的多个主体导电层39rb、42rb1和49rb2。例如，电阻器主体57rb可以包括第三主体导电层42rb2，从衬里图案51r的第三焊盘导电层42ra2横向延伸并且具有柱形状；第二主体导电层42rb1，从衬里图案51r的第二焊盘导电层42ral横向延伸并覆盖第三主体导电层42rb2的侧壁和下表面以具有衬里形状；以及第一主体导电层39rb，从衬里图案51r的第一焊盘导电层39ra横向延伸。因此，第一焊盘导电层39ra和第一主体导电层39rb可以由相同的材料(例如，第一材料)形成，并且第二焊盘导电层42ra1和第二主体导电层42rb1可以由相同的材料(例如，第二材料)形成。类似地，第三焊盘导电层42ra2和第三主体导电层42rb2可以由相同的材料(例如，第三材料)形成。例如，第一材料至第三材料可以彼此不同。焊盘图案54r可以由第四材料形成。
在一些实施例中，第一栅极导电层39g1和第三栅极导电层39g2可以由相同的材料形成。第二栅极导电层42g1和第四栅极导电层42g2可以由不同的材料形成。
在一些实施例中，第一栅极导电层39g1和第三栅极导电层39g2可以由与第一焊盘导电层39ra和第一主体导电层39rb的第一材料相同的材料形成。
在一些实施例中，第二栅极导电层42g1和第四栅极导电层42g2之一可以由与第二焊盘导电层42ra1和第二主体导电层42rb1的第二材料相同的材料形成，并且另一个可以由与第三焊盘导电层42ra2和第三主体导电层42rb2的第三材料相同的材料形成。例如，第二栅极导电层42g1可以由与第二焊盘导电层42ral和第二主体导电层42rb1的第二材料相同的材料形成，并且第四栅极导电层42g2可以由与第三焊盘导电层42ra2和第三主体导电层42rb2的第三材料相同的材料形成。第二栅电极图案54g1和第四栅电极图案54g2可以由与焊盘图案54r的第四材料相同的材料形成。
在一些实施例中，第一材料至第三材料中的一种可以是诸如tin或tan的金属氮化物，另一种可以是诸如tin、tan、tial或tialc的金属合金，并且另一种可以是与其他材料相比具有相对较高电阻率的多晶硅。例如，第一材料可以是tin，第二材料可以包括tin、tan、tial或tialc中的至少一种，第三材料可以是多晶硅。第四材料可以是具有比第一材料至第三材料低的电阻率的钨。
在一些实施例中，第一材料至第三材料中的一种可以是金属氮化物，而其他材料可以是含有不同材料的金属合金。例如，第一材料可以是tin，第二材料和第三材料中的一种可以包括tial或tialc，另一种可以包括tin，并且可以不包括tial或tialc。
在一些实施例中，第一材料可以用于形成覆盖高k电介质的导电层。第二材料可以用作能够调节第一晶体管tr1的阈值电压的功函数调节材料。第三材料可以用作能够调节第二晶体管tr2的阈值电压的功函数调节材料。第二材料和第三材料可以从如上所述的材料中选择以满足第一晶体管tr1和第二晶体管tr2的特性，并且可以彼此不同。
如图5和图6所描述的包括间隔件12和下部绝缘层18的下部绝缘结构20可以形成在半导体衬底3上。间隔件12可以设置在第一栅电极结构57g1和第二栅电极结构57g2的侧壁以及电阻器结构57r的侧壁上。
上部绝缘结构75可以形成在下部绝缘结构20上。电连接到第一晶体管tr1和第二晶体管tr2的晶体管接触塞78和电连接到电阻器结构57r的焊盘部分57ra的电阻器接触塞79可以形成在半导体衬底3上。晶体管接触塞78可以包括分别电连接到第一源极/漏极区15a和第二源极/漏极区15b的源极/漏极接触塞78a1和78a2，以及分别电连接到第一栅电极结构57g1和第二栅电极结构57g2的栅极接触塞78b1和78b2。
本发明构思的实施例不限于如图1、图5、图10和图12所示的电阻器结构57r的平面形状。例如，电阻器结构57r可以被修改为包括端部焊盘部分，在端部焊盘部分与连接端部焊盘部分和中间焊盘部分的电阻器主体之间的中间焊盘部分。
图14是示出了根据一些实施例的半导体器件的电阻器结构的平面图。图15是沿着图14的线ⅺ-ⅺ’和ⅻ-ⅻ’截取的截面图。
参考图14和图15，电阻器结构57r可以由如图5所述的保护环6g围绕。电阻器结构57r可以包括多个焊盘部分57ra和连接在多个焊盘部分57ra之间的电阻器主体57rb。焊盘部分57ra可以包括在电阻器结构57r的两端处的端部焊盘部分e以及在彼此间隔开的端部焊盘部分e之间的中间焊盘部分m。
电阻器接触塞79可以设置在焊盘部分57ra的端部焊盘部分e和中间焊盘部分m上。电阻器结构57r中的电阻值可以根据焊盘部分57ra的端部焊盘部分e和中间焊盘部分m之中的所选焊盘部分57ra之间的电阻器主体57rb的长度而不同。例如，在电阻器结构57r中，端部焊盘部分e之间的电阻值可以不同于端部焊盘部分e之一与中间焊盘部分m之一之间的电阻值。因此，中间焊盘部分m可以用作实现期望的电阻值的手段。
在一些实施例中，电阻器主体57rb可以彼此平行地延伸并且可以具有衬里形状。包括端部焊盘部分e和中间焊盘部分m的焊盘部分57ra可以设置在电阻器主体57rb的两端。
在一些实施例中，一组电阻器主体57rb可以设置在虚设图案57d之间。虚设图案57d可以由与电阻器主体57rb相同的材料和结构形成。
电阻器结构57r可以具有与图1至图13b描述的电阻器结构57r中的任何一个相同的结构。例如，电阻器结构57r的焊盘部分57ra可以由与图3a和图3b中描述的焊盘部分57ra基本相同的结构或材料形成，并且电阻器结构57r的电阻器主体57rb可以由与图3a和图3b中描述的电阻器主体57rb基本相同的结构或材料形成。
在图1至图15中，描述了一个电阻器结构57r，但是不限于此。例如，根据一些实施例的半导体器件可以包括具有不同电阻的多个电阻器结构57r。
图16是示出了根据一些实施例的半导体器件的多个电阻的平面图。图17是沿图16的线ⅹⅲ-ⅹⅲ’和ⅹⅳ-ⅹⅳ’截取的截面图。
参考图16和图17，可以在半导体衬底3上设置具有不同电阻的第一电阻器结构57r1和第二电阻器结构57r2。第一电阻器结构57r1和第二电阻器结构57r2可以设置在如图1、图2a和图2b所描述的半导体衬底3上的隔离区6s上。电阻器电介质层33r可以被设置为覆盖第一电阻器结构57r1和第二电阻器结构57r2中的每一个的侧壁和下表面。电阻器电介质层33r可以由高k电介质材料形成。
第一电阻器结构57r1可以包括第一焊盘部分57ra1和在第一焊盘部分57ra1之间的第一电阻器主体57rb1。第二电阻器结构57r2可以包括第二焊盘部分57ra2和在第二焊盘部分57ra2之间的第二电阻器主体57rb2。
第一焊盘部分57ra1可以均包括第一衬里图案51r1和第一焊盘图案54r1。第二焊盘部分57ra2可以均包括第二衬里图案51r2和第二焊盘图案54r2。
第一焊盘图案54r1和第二焊盘图案54r2可以具有柱形状。第一衬里图案51r1和第二衬里图案51r2可以分别覆盖第一焊盘图案54r1和第二焊盘图案54r2的侧壁和下表面。第一衬里图案51r1可以包括第一导电层39r1和在第一导电层39r1上的第二导电层42ra1。第二衬里图案51r2可以包括第三导电层39r2和在第三导电层39r2上的第四导电层42ra2。第二导电层42ra1可以覆盖并接触第一焊盘图案54r1的侧壁和下表面。第一导电层39r1可以形成为围绕第二导电层42ra1。第四导电层42ra2可以覆盖并接触第二焊盘图案54r2的侧壁和下表面。第三导电层39r2可以形成为围绕第四导电层42ra2。
第一电阻器主体57rb1可以形成为从第一衬里图案51r1的第一导电层39r1和第二导电层42ra1连续地并且横向地延伸。第一电阻器主体57rb1可以整体地耦接到第一衬里图案51r1的第一导电层39r1和第二导电层42ra1。第一电阻器主体57rb1可以包括分别与第一衬里图案51r1的第一导电层39r1和第二导电层42ra1相对应的第一导电层39r1和第二导电层42rb1。第一电阻器主体57rb1的第二导电层42rb1可以从第一衬里图案51r1的具有线性形状的第二导电层42ra1横向延伸以具有柱形状。第一电阻器主体57rb1的第一导电层39r1可以具有与第一衬里图案51r1的第一导电层39r1的厚度相等的厚度，并且可以覆盖第二导电层42rb1的侧壁和下表面。
第二电阻器主体57rb2可以形成为从第二衬里图案51r2的第三导电层39r2和第四导电层42ra2连续地和横向地延伸。第二电阻器主体57rb2可以整体地耦接到第二衬里图案51r2的第三导电层39r2和第四导电层42ra2。第二电阻器主体57rb2可以包括分别与第二衬里图案51r2的第三导电层39r2和第四导电层42ra2相对应的第三导电层39r2和第四导电层42rb2。
在一些实施例中，第一导电层39r1和第二导电层42ra1中的一个可以由与第三导电层39r2和第四导电层42ra2中的一个相同的材料形成，并且第一导电层39r1和第二导电层42ra1中的另一个可以是由与第三导电层39r2和第四导电层42ra2中的另一个不同的材料形成。
在一些实施例中，第一导电层39r1可以由与第三导电层39r2相同的材料形成，并且第二导电层42ra1可以由与第一导电层39r1、第三导电层39r2和第四导电层42ra2不同的材料形成。例如，第一导电层39r1和第三导电层39r2可以由tin、tan、tial、tialc或其组合形成。第二导电层42ra1可以由多晶硅、tin、tan、tial、tialc或其组合中的不同于第一导电层39r1、第三导电层39r2和第四导电层42ra2的材料形成。第四导电层42ra2可以由与多晶硅、tin、tan、tial、tialc或其组合中的第一至第三导电层39r1、42ra1和39r2不同的材料形成。
在一些实施例中，第一导电层39r1和第三导电层39r2可以由不同的材料形成，并且第二导电层42ra1和第四导电层42ra2可以由相同的材料形成。
根据示例实施例的材料类型可以根据栅电极所需的功函数值或半导体器件所需的电阻值而变化。本发明构思不限于在示例实施例中呈现的特定材料类型，并且实施例中未示出的材料类型可以被包括在本发明构思的范围内。
第一电阻器结构57r1和第二电阻器结构57r2可以埋入如图1、图2a和图2b描述的下部绝缘结构20中。上部绝缘结构75可以形成在下部绝缘结构20上以覆盖第一电阻器结构57r1和第二电阻器结构57r2。电阻器接触塞79a和79b可以形成为穿透上部绝缘结构75并且可以分别电连接成第一电阻器结构57r1和第二电阻器结构57r2的第一焊盘部分57ra1和第二焊盘部分57ra2。
如图1至图17所描述，根据一些实施例的半导体器件可以包括至少一个电阻器结构57r和/或至少一个晶体管tr。根据本发明构思的示例实施例的半导体器件可以包括具有电阻器结构57r和晶体管tr的三维单元阵列。
图18是示出了根据一些实施例的包括具有电阻器结构和晶体管的三维单元阵列的半导体器件的平面图。图19a是沿着图18的线xv-xv’截取的截面。图19b是示出图19a的部分a的放大图。图20是沿着图18的线xvi-xvi’和xvii-xvii’截取的截面。
参考图18、图19a、图19b和图20，半导体衬底3可以包括存储器单元阵列区ma、晶体管区ta和电阻器区ra。在存储器单元阵列区ma中的半导体衬底3上可以形成三维单元阵列。晶体管tr可以形成在晶体管区ta中。电阻器结构57r可以形成在电阻器区ra中。晶体管tr可以是图5至图13b中描述的晶体管之一，并且电阻器结构57r可以是图1至图17中描述的电阻器结构中的一个。因此，省略晶体管tr和电阻器结构57r的详细描述。
存储器单元阵列区ma中的三维存储器单元阵列可以包括相对于半导体衬底3的上表面沿垂直方向布置的栅电极170以及在垂直方向上延伸并穿透栅电极170的沟道结构140c。绝缘层112可以设置在栅电极170之间以及栅电极170和半导体衬底3之间。栅电极170可以在相对于半导体衬底3的上表面的平行方向上延伸到不同的长度。因此，栅电极170的端部可以布置成台阶状。上部绝缘结构75可以设置为覆盖栅电极170。
栅电极170可以均包括第一电极层176和第二电极层178。第一电极层176可以覆盖第二电极层178的下表面和上表面，并且可以在沟道结构140c和第二电极层178之间延伸。第一电极层176可以由诸如tin的金属氮化物形成，并且第二电极层178可以由诸如钨的金属形成。
栅电极170中最上面的一个可以用作三维存储器单元阵列的串选择线ssl。栅电极170中最下面的一个可以用作三维存储器单元阵列的地选择线gsl。串选择线ssl和地选择线gsl之间的栅电极170可以用作三维存储器单元阵列的字线wl。
沟道结构140c可以包括半导体图案142、芯图案150、单元焊盘图案152、半导体层148、第一电介质层146和数据存储层144。半导体图案142可以接触半导体衬底3。半导体图案142可以具有面向最下面的栅电极170的侧壁作为地选择线gsl。
相对于半导体衬底3的上表面，半导体图案142可以位于比作为字线wl的栅电极170更低的水平。半导体图案142可以是通过选择性外延生长工艺形成的外延材料层。例如，半导体图案142可以由单晶硅形成。
芯图案150可以设置在半导体图案142上并且可以由绝缘材料(例如，氧化硅)形成。单元焊盘图案152可以设置在芯图案150上。单元焊盘图案152可以具有n型导电性。单元焊盘图案152可以由例如多晶硅形成。单元焊盘图案152可以位于比最上面的栅电极170更高的水平，作为相对于半导体衬底3的上表面的串选择线ssl。
半导体层148可以覆盖芯图案150的侧壁和下表面。芯图案150和半导体层148可以穿透串选择线ssl和字线wl。半导体层148可以接触半导体图案142。半导体层148可以被称为沟道层。半导体层148可以由例如多晶硅形成。半导体层148可以延伸到单元焊盘图案152的侧壁上。
第一电介质层146和数据存储层144可以形成为沿着半导体层148的外侧壁延伸。数据存储层144可以插入在半导体层148和第一电介质层146之间。第二电介质层172可以设置在栅电极170的上表面和下表面上并且可以在沟道结构140c和栅电极170之间延伸。
第一电介质层146可以用作隧道电介质层。第一电介质层146可以包括氧化硅和/或掺杂有杂质的氧化硅。数据存储层144可以用作用于将数据存储在诸如闪存器件的非易失性存储器件中的层。例如，数据存储层144可以由例如，氮化硅材料形成，所述氧化硅能够俘获通过所述第一电介质层146从半导体层148注入的电子以根据非易失性存储器件(例如闪存器件)的操作条件，保持电子或擦除其中所俘获的电子。第二电介质层172可以包括诸如alo等的高k电介质材料。第二电介质层172可以用作阻挡电介质层。
在存储器单元阵列区ma中，单元栅极接触塞188可以形成在栅电极170的端部上，位线接触塞187可以形成在沟道结构140c上。位线bl可以形成在位线接触塞187上。栅极互连线190可以分别形成在单元栅极接触塞188上。
在晶体管区ta中，如图6所述，晶体管互连线191可以形成在晶体管接触塞78上。在电阻器区ra中，如图6所述，电阻器互连线192可以形成在电阻器接触塞79上。
图21a至图21c示出示出了根据一些实施例的包括电阻器结构的半导体器件的制造中的处理步骤的截面图，并且是沿着图5的线iv-iv’和v-v’截取的截面图。
参考图5和图21a，可以在半导体衬底3上形成隔离区6s以限定有源区6a和保护环6g。隔离区6s可以由诸如氧化硅的绝缘材料形成。
牺牲栅极9和牺牲电阻器图案10可以形成在半导体衬底3上。
牺牲栅极9可以形成为与有源区6a相交。牺牲电阻器图案10可以包括焊盘部分10a和宽度小于焊盘部分10a的宽度的主体部分10b。
栅极间隔件12g可以形成在牺牲栅极9的侧壁上，并且电阻器间隔件12r可以形成在牺牲电阻器图案10的侧壁上。栅极间隔件12g和电阻器间隔件12r可以由例如氮化硅形成。
通过执行离子注入工艺，可以在牺牲栅极9的相对侧处的有源区6a中形成源极/漏极区15。
可通过在其中具有源极/漏极区15的半导体衬底3上沉积绝缘层并平坦化绝缘层以暴露牺牲栅极9和牺牲电阻器图案10的上表面来形成下部绝缘层18。下部绝缘层18可以由例如氧化硅形成。
参考图5和图21b，可以去除牺牲栅极9和牺牲电阻器图案10以形成栅极开口24g和电阻器开口24r。电阻器开口24r可以包括焊盘开口24ra和具有比焊盘开口24ra的宽度小的宽度的主体开口24rb。
参考图5和图21c，可以在由栅极开口24g暴露的有源区6a的表面上形成界面电介质层30。电介质层33和第一导电层51可以在其上具有界面电介质层30的半导体衬底3上顺序且保形地形成。
第一导电层51可以由单个层形成。然而，本发明构思不限于此。例如，第一导电层51可以由多层形成以形成包括多层的衬里图案51r(参考图3a和图3b)。
第二导电层54可以由单个层形成。然而，本发明构思不限于此。例如，第二导电层54可以由多层形成以形成包括多层的焊盘图案54r(参考图4)。
第一导电层51可以形成为具有足够的厚度以填充主体开口24rb，同时不填充栅极开口24g和电阻器开口24r的焊盘开口24ra。
第二导电层54可以形成在第一导电层51上。第二导电层54可以填充每个栅极开口24g和焊盘开口24ra的剩余部分。由于主体开口24rb由第一导电层51填充，所以第二导电层54可以不填充主体开口24rb。
再次参考图5和图6，第二导电层54、第一导电层51和电介质层33可以通过例如化学机械抛光工艺被平坦化，直到暴露下部绝缘层18的上表面，使得可以形成如图5和6中描述的栅极结构60g和电阻器结构57r。由于在形成栅极结构60g的同时形成电阻器结构57r，所以可以提高半导体器件的生产率。
可以形成上部绝缘结构75，并且晶体管和电阻器接触塞78和79可以形成为穿透上部绝缘结构75和/或下部绝缘层18。
在一些实施例中，再次参考图7，在形成上部绝缘结构75之前，可以对栅极结构60g和电阻器结构57r均进行部分蚀刻，然后可以在通过蚀刻栅极结构60g和电阻器结构57r而形成的空间中形成栅极盖图案63g和电阻器盖图案63r。因此，可以形成如图7中描述的半导体器件。
在一些实施例中，参考图8，在形成上部绝缘结构75之前，可以形成栅极盖图案63g’和电阻器盖图案63r’以分别覆盖栅极结构60g和电阻器结构57r。因此，可以形成如图8中描述的半导体器件。
在一些实施例中，在形成栅极结构60g和电阻器结构57r之后，如图18、图19a和图19b中描述的三维存储器单元阵列可以形成在半导体衬底3上。
如上所述，根据本发明构思的一些实施例的半导体器件可以包括电阻器结构57r，其包括焊盘部分57ra和连接焊盘部分57ra的电阻器主体57rb。焊盘部分57ra可以包括由相对较低电阻率材料形成的焊盘图案54r，并且电阻器主体57rb可以不包括形成焊盘图案54r的材料并且可以由具有比焊盘图案54r高的电阻率的材料形成。因此，由于电阻器主体57rb增加电阻器结构57r的电阻，因此即使在不增加电阻器结构57r的长度的情况下，电阻器结构57r的电阻的量值也可以增加。
电阻器结构57r可以与包括第一栅电极图案51g和第二栅电极图案54g的栅电极结构57g一起形成。第一栅电极图案51g可以是栅电极结构57g的功函数调节层，并且第二栅电极图案54g可以是与第一栅电极图案51g相比具有低电阻率的低电阻导电层。电阻器结构57r的焊盘图案54r可以由栅电极结构57g的低电阻导电层(即，第二栅电极图案54g)形成，并且电阻器主体57rb可以由栅电极结构57g的相对高电阻率的功函数调节层(即，第一栅电极图案51g)形成。因此，由于在一起形成电阻器结构57r和栅电极结构57g的同时电阻器结构57r的电阻增加而不增加电阻器主体57rb的长度，因此可以提高半导体器件的生产率和集成密度。
尽管已经参考本发明构思的示例实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离所附权利要求所限定的本公开的精神和范围的情况下，可以进行形式和细节上的多种改变。