本发明涉及一种图像传感器，尤其涉及一种堆叠芯片结构的cmos图像传感器的像素单元。一个底部芯片包括光感区域阵列和结构以捕获图像。一个顶部芯片包括电路元件以从阵列中获取图像。一个图像传感器可集成用于数字相机内。
背景技术：
现有技术中提供了广泛多样的图像采集装置。现有技术中一种典型的图像采集装置包括一个图像传感器和一个成像镜头。成像镜头聚光到图像传感器上形成图像，且图像传感器将光信号转换成电信号。电信号从图像采集装置输出到其他主电路系统的其他组件。图像采集装置和主电路系统的其他组件构成一个图像系统。图像传感器已众所周知且在各种电子系统中常见，例如手机，数字相机，媒体设备，或者计算机中。
一个典型的图像传感器包括一系列光传感图像元件(像素)置于两维阵列中。此图像传感器可认为是通过在像素上形成色彩滤镜矩阵(cfa)以产生图像。这种技术过去用于制造图像传感器，尤其是cmos图像传感器，技术继续向前发展。例如，更高的分辨率和低功耗的需求进一步促进了这些图像传感器的小型化和集成化。然而，小型化会伴随像素光感灵敏度和动态范围的降低，这需要新的方案来解决问题。
将已有的图像传感器形成所称的堆叠传感器是众所周知的技术。这种形式中一种典型的设置方式是，像素阵列中的光电二极管或其他光传感元件形成在第一半导体晶片或层，处理光传感元件的信号的相关电路形成在位于第一半导体晶片或层之上的第二半导体晶片或层。第一和第二半导体晶片或层在这里一般分别指传感器和电路芯片。更准确地说，第一和第二半导体晶片沿着许多其他类似的晶片形成于堆叠的第一和第二半导体晶片上，排列整齐相关的晶片内连后，切割成一般称作为半导体芯片的堆叠器件。堆叠的两个芯片可理解为通常惯例的两个晶片堆叠并且被切割成依旧保留堆叠以形成例如一个堆叠图像传感器的电路系统的芯片。当晶片的互连和芯片内的互连涉及分别形成于留在晶片和芯片上的装置时，晶片的互连连接传感器和电路晶片可被看作芯片内的互连。关于这种设置的好处包括最终的图像传感系统与未堆叠设置的情形相比，占用更少的面积。另外一个好处是，不同的生产方法和材料可用于加工单独优化使用的芯片。
当特定的新电路元件用于内连时，传感器和电路芯片在每个像素元器件互连的叠层图像传感器会得到提升的机会。本发明填补了这些需求，并提供了以下
技术实现要素：
中描述的进一步的益处。
发明内容
本发明对以下描述的目标在设计和使用过程能产生特定的有益之处。
本发明提供一种像素单元，包括一光电二极管，一读出电路，以及一垂直通道传输晶体管。所述的光电二极管设置于第一半导体芯片的第一基底内，用于累积图像电荷以响应于入射到光电二极管上的入射光。所述的读出电路设置于第二半导体芯片的第二基底内。
所述垂直通道传输晶体管设置于第二半导体芯片的第二基底内，连接于所述光电二极管和所述读出电路以将图像电荷从光电二极管传输到所述读出电路。所述垂直通道传输晶体管为一mosfet晶体管，包括：
一源极区域，连接到所述光电二极管；
一垂直半导体通道区域，连接到所述源极区域；
一漏极区域，连接到所述垂直半导体通道区域和所述读出电路；以及
一绝缘栅极，紧邻设置在所述垂直半导体通道区域外。
所述垂直半导体通道区域由p型半导体构成，且源极和漏极区域由n型半导体构成。进一步地，所述垂直半导体通道区域由n型半导体构成，且源极和漏极区域由p型半导体构成。
所述垂直半导体通道区域包括一圆柱体外墙，所述圆柱体内填充绝缘材料，所述圆柱体的轴垂直于半导体芯片基底的平面。进一步地，所述垂直半导体通道区域包括一完全由半导体材料填充的圆柱体，所述圆柱体的轴垂直于半导体芯片基底的平面。所述垂直半导体通道区域形成于一多边形平台的至少一个垂直墙面上，所述多边形平台内填充绝缘材料，所述垂直墙面垂直于半导体芯片基底的平面。
所述读出电路包括一复位晶体管，一源极跟随晶体管，及一行选择晶体管。
本发明还提供一种形成像素单元的方法，包括以下实现步骤：
提供包括一光电二极管和一垂直通道传输晶体管的第一半导体芯片；
提供包括一读出电路的第二半导体芯片；
至少一个芯片内的互连用于连接所述的第一半导体芯片和所述第二半导体芯片，每一互连连接到所述垂直通道传输晶体管和所述读出电路。
当聚光到物体并传输到像素单元时，所述像素单元转换光信号到电信号用于形成该物体的数字图像。
本发明还提供一种采用该像素单元的成像系统组件，该成像系统组件可用于数字相机。
本发明的一个主要目的是提供一种非现有技术中所公开的具有有益效果的图像传感器像素。本发明另一个目的是提供一种能减少占用面积，降低像素阵列尺寸及生产成本的像素单元。本发明其他的特点和优势会从以下的详细描述中得出，可从相关的附图、具体的实施例及本发明的原理等中获得。
附图说明
本发明相关的附图如下：
图1为本发明包含具有像素内垂直通道传输晶体管的堆叠图像传感器像素单元的图像系统的一实施例；
图2为根据本发明具有像素内垂直通道传输晶体管的堆叠图像传感器像素单元一实施例的电路结构图；
图3a为现有技术中普通像素单元布局图；
图3b为图3a所示的像素单元的截面图；
图4a为现有技术中普通像素单元布局的分解图；
图4b为图4a所示的像素单元的截面图；
图5a为根据本发明第一实施例像素单元的分解图；
图5b为图5a所示的像素单元的截面图；
图6为根据本发明第一实施例的像素单元的截面图；
图7为根据本发明第二实施例的像素单元的截面图；
图8a为根据本发明第三实施例的像素单元的分解图；
图8b为图8a所示的像素单元的截面图；
图9为根据本发明第三实施例的像素单元的截面图。
具体实施方式
上述附图图示了本发明内容，为改进堆叠图像传感器所提出的具有像素内垂直通道传输晶体管的堆叠图像传感器像素单元。本发明描述了具有像素内垂直通道传输晶体管的堆叠图像传感器的各种实施例。在以下的描述中，为全面理解本发明内容，展示了大量的细节描述。相关技术领域人员应得知，本发明所记载的技术内容在没有具体细节或其他方法，组件，材料等的情况下可以得到实施。在其他情况下，已知的结构，材料或操作未呈现或在细节中描述，以避免模糊特定的内容。
图1为包含大量图像传感像素的图像阵列102的图像系统100，所述大量图像传感器像素包含于本发明所提出的具有垂直通道传输晶体管特征的集成电路系统内。如图中所示，图像系统100包含的像素阵列102与控制电路108和读出电路104连接，所述读出电路104连接到功能逻辑单元106。在一应用例中，像素阵列102为两维(2d)图像传感器像素(例如，像素p1，p2...pn)阵列。如图所示，每一像素设置为排成行(例如，行r1到ry)和列(例如，列c1到cx)以获取人、地方或物体等的图像数据，用于传输人、地方或物体等的两维图像。在一应用例中，每一像素获取图像数据或图像电荷后，图像数据由读出电路104读出，然后传输到功能逻辑单元106。在多种应用例中，读出电路104可包括放大电路，模数转换(adc)电路或其他。功能逻辑单元106可简单地存储图像数据或通过应用图像张贴效果(例如，修剪，旋转，去红眼，调整亮度，调整对比度或其他)处理图像数据。在一应用例中，读出电路104可在依次沿读出列(图中标出)读出一行图像数据或者可以应用其他各种不同技术(图中未标)读出图像数据，例如同时地串行读出或并行读出所有像素。在一应用例中，控制电路108连接到像素阵列102以控制像素阵列102的操作。例如，控制电路108可产生一快门信号以控制图像获取。在一应用例中，快门信号是一全局曝光信号通过单一采集窗口使得像素阵列102中的所有像素同时获得它们各自的图像数据。在另一应用例中，快门信号是一局部曝光信号，因此每一行、列，或像素组通过连续的采集窗口按顺序实现。
图2为根据本发明提出的具有像素内垂直通道传输晶体管的堆叠图像传感器像素单元一实施例的电路结构图。如图所示，每一传感器像素200包括一光电二极管210(例如，光传感元件)和像素支持电路211。光电二极管210可为当前cmos图像传感器中应用的掩埋型光电二极管。光电二极管210可设置于堆叠芯片系统的传感器芯片上，像素支持电路211可设置于一隔开的电路芯片上。在一应用例中，像素支持电路211包括一电路芯片上的复位晶体管220，源极跟随(sf)晶体管225，及行选择晶体管230，连接到如图中所示的堆叠芯片系统的传感器芯片上的垂直通道传输晶体管215和光电二极管210。在另一应用例中，未标出，像素支持电路211包括置于一电路芯片上的复位晶体管220，源极跟随晶体管225，行选择晶体管234和垂直通道传输晶体管215，连接到一堆叠芯片系统的传感器芯片上的一光电二极管210。在操作过程中，光传感元件210产生的光电荷在曝光过程中响应于入射光。垂直通道传输晶体管215连接到传输信号tx，该信号控制垂直通道传输晶体管215传输光电二极管210中累积的电荷到浮动扩散区域(fd)217。当光电二极管210为垂直通道传输晶体管215的源极时，浮动扩散区域217实际上为传输晶体管215的漏极。在一实施例中，垂直通道传输晶体管为一垂直通道mosfet(金属氧化物半导体场效应晶体管)。复位晶体管220连接到vdd和浮动扩散区域217之间，响应于复位信号rst以复位传感器像素200(例如，放点或充电浮动扩散区域217和光电二极管210到当前电压)。浮动扩散区域217连接到源极跟随晶体管225的源极。源极跟随晶体管225连接到vdd和行选择晶体管230之间，放大信号以响应浮动扩散fd区域217的电位。行选择晶体管230从源极跟随晶体管225连接像素电路输出到读出列，或位线235，响应于行选择控制信号rs。光电二极管210和浮动扩散区域217由暂时有效的复位信号rst和传输控制信号tx复位。当传输控制信号tx解除时，累积的窗口(例如，曝光阶段)开始动作，入射光使得光电二极管210内产生电荷。当光电二极管210内的光产生电子逐渐累加，它的电压增加(电子是负电荷)。光电二极管210的电压或电荷表示在曝光期间入射到光电二极管210的强度。在曝光的最后阶段，rst信号解除，关闭复位晶体管220，并将vdd与浮动扩散区域217隔离。传输控制信号tx有效，连接光电二极管210到浮动扩散区域217。电荷通过垂直通道传输晶体管215从光电二极管210传输到浮动扩散区域217，使得浮动扩散区域217的电压在曝光期间通过累加在光电二极管210上的光生电子成比例地降低。
图3a为现有技术中通用的像素单元布局图，此处光电二极管310，传输晶体管315，和像素电路311占用相同的半导体晶片或芯片。图3b是图3a所示的沿着截面线aa’的像素单元截面图。光电二极管310和像素电路311与图2中的光电二极管210和像素电路211名称的光电二极管和像素电路相对应，除了它们占用相同的晶片。传输晶体管315和图2中的传输晶体管215占用相同的位置，除了传输晶体管315通常理解为平面互补的金属氧化物半导体场效应晶体管(cmosfet)，它的源极，通道，以及漏极部分位于半导体基底内且平行于半导体基底的表面。它对图3a和图3b中所示的晶片尺寸m1尽可能地小以降低像素阵列尺寸和生产成本有利。然而晶片尺寸m1由所需的加工技术的最小设计规则所限定，例如像素电路311到传输晶体管315设置成最靠近近的方式。这种情况是迫使像素单元的分离到两个堆叠芯片的主要因素，芯片的像素电路可堆叠在光电二极管和传输晶体管上以降低m1的晶片尺寸。
图4a是现有技术中通用像素单元布局的分解图，所述光电二极管410和平面cmosfet传输晶体管415位于传感器晶片的半导体基底上，且像素电路411位于一半导体晶片的隔开的基底上。图4a为传感器芯片的分解图，传感器芯片组件位于上表面，通过芯片内的连接点440连接到组件整齐排列并位于底面的电路芯片上。图4b为图4a中所示的沿截面线bb’包括电路芯片的叠加部分的像素单元截面图。图4b展示了通过芯片内连接点440电连接的两个堆叠的半导体芯片。比较图3a和图4a本领域技术人员应意识到，假设光电二极管310和410具有相同的尺寸，晶片尺寸m2会比m1小，因此能为降低生产成本提供机会。
图4a和图4b中所示的堆叠设置，晶片尺寸由传感器芯片确定。假设期望保留光电二极管的尺寸，进一步降低晶片尺寸的机会是降低传输晶体管的尺寸或重置它在光电二极管的覆盖空间。图5a根据本发明第一实施例的像素单元的分解图。图5a呈现了像素单元的布局，光电二极管510和垂直通道mosfet传输晶体管550位于传感器晶片的半导体基底上，且像素电路511位于电路的半导体晶片的隔开的基底上。图5a呈现了传感器芯片的分解图，其组件位于上表面整齐排列到通过芯片内互连540连接的组件位于底面的电路芯片。图5b是图5a所示的沿截面线cc’包括电路芯片的叠加部分的像素单元的截面图。图5b呈现了图5a中所示的两个堆叠半导体芯片可通过芯片内互连540电连接。比较图4a和图5a，本领域技术人员应意识到，假设光电二极管410和510具有相同的尺寸，晶片尺寸m3比m2要小，因此能为降低生产成本提供有利的机会。
图6为根据本发明第一实施例像素单元的截面图。图6呈现了图5b中所示的广义的像素单元的截面图的更多细节，且呈现了垂直通道传输晶体管支持的特性。图6呈现了堆叠在传感器晶片620上电路晶片618，该传感器晶片具有像素内芯间互连660，在公共接口处电连接。电路芯片618包括一图2中所示的像素读出电路的块，例如，电路块619包括一复位晶体管，一源极跟随晶体管，及一行选择晶体管。另外，电路芯片618包括一附加的电路块，即tx电路617，以提供传输信号tx到传输晶体管。
图6的传感器芯片620包括根据本发明实施例的垂直通道mosfet传输晶体管650及其下层源极区域，也就是光电二极管610区域详细的截面图。光电二极管610可形成在p型硅基底625，也可由n型硅区域(源极区域)构成，在曝光期间产生光电荷以响应入射光，且持续通过垂直通道mosfet传输晶体管650传输到输出电路。垂直通道mosfet传输晶体管650从mosfet通道区域652以它的轴垂直于图6中所示的半导体基底625的表面实现主要功能和相应描述。mosfet通道的垂直方向利于传输晶体管位于光电二极管区域610之上，以允许传感器芯片尺寸主要由光电二极管的尺寸来限定。垂直通道mosfet传输晶体管650由源极区域，也就是光电二极管区域610，通道区域652，绝缘栅极654，栅极绝缘层(绝缘体)656，及漏极区域658构成。图6中所示的实施例，源极区域可以是n型硅，通道区域652可以是p型硅，及漏极区域658可以是n型硅。本领域技术人员应当意识到在其他的实施例中，可以由n型硅基底，p型硅源极/光电二极管区域，n型通道区域，及p型硅漏极区域构成。本领域技术人员还应当意识到，所使用的半导体材料还可以包括除硅之外的其他材料，例如锗，砷化镓，金刚砂，石墨烯，及氮化硼及类似的，且所采用的半导体材料可以是水晶的，多晶的，或非结晶的。
图6中所示的实施例，通道区域652形成在作为芯轴的绝缘体支撑结构670的垂直边上。绝缘体支撑结构670的形状可以是类似平台上的台面，平行于传感器晶片基底625，或者是图6之外的平台，且可以为其他形状，圆柱形，矩形，八边形，或其他多边形。通道区域652的半导体材料可由已知的沉积技术到绝缘体支撑结构670上，通过在绝缘栅极654上采用合适的偏置电压以足够小的厚度促进其内的电载体转换。一般地，偏置电压是前述的传输信号tx。栅极654一般由金属或参杂质的半导体形成，且可通过薄的绝缘体656从通道区域652隔离和绝缘。栅极654，薄的绝缘体656及通道区域652在实例中可形成同心圆环，其中绝缘结构670是具有垂直于传感器晶片基底625的平台的轴的圆筒形状。图6中所示的像素单元实施例中还可以包括通常已知的特征，例如显微镜头680，滤色镜682及增透膜684。
图7是根据本发明第二实施例的像素单元的截面图，其中像素单元在结构上与图6中类似但缺少绝缘体支撑结构670。图6中绝缘体支撑结构670的缺失，图7中所示的垂直通道区域752采用实心圆柱的形状或带有垂直于传感器晶片基底725的平面的轴的半导体材料桩。本领域技术人员应该意识到，桩形状的结构752可由光电二极管区域710上的半导体晶片基底725上形成的洞内的半导体材料外延生长形成。栅极754和薄的绝缘体756在图7的实施例中可形成为同心环，其中垂直通道区域结构752的形状类似实心圆柱或具有垂直于传感器晶片基底625的轴的桩。
图8a为根据本发明第三实施例的像素单元的分解图。图8a呈现了像素单元布局，其中光电二极管810位于传感器晶片的半导体基底上，像素电路811和垂直通道mosfet传输晶体管850位于分隔开的电路晶片的基底上。图8a是传感器芯片的分解图，及其位于上表面的组件以芯片内互连840连接到组件排列位于底面的电路芯片。图8b是图8a沿剖面线dd’包括电路芯片堆叠部分的像素单元的剖面图。
图8b是图8a中所示的两堆叠半导体芯片，可通过芯片内互连840电连接。
图9是根据本发明第三实施例的像素单元的截面图。图9呈现了图8b中所示通常的像素单元的截面的更多细节以及垂直通道传输晶体管支持的特性。图9给出了堆叠在传感器晶片920上的电路晶片，通过像素内芯片内互连960连接他们到公共接口。电路晶片918包括图2中所示的像素读出电路的块，电路芯片919包括一复位晶体管，一源极跟随晶体管，及一行选择晶体管。另外，电路芯片919包括一附加的电路块，即tx电路917，给传输晶体管和垂直通道mosfet传输晶体管950提供传输控制信号tx。
根据本发明第三实施例图9中的传感器晶片920包括光电二极管区域910详细的截面图。光电二极管区域910可形成在p型硅基底925，且可由n型硅区域形成，在曝光期间产生光电荷以响应入射光且持续通过垂直通道mosfet传输晶体950传输到输出电路。垂直通道mosfet传输晶体管950由源极区域，也就是光电二极管区域910，垂直通道区域952，绝缘栅极954，栅极绝缘层(绝缘体)956，及漏极区域958构成。图9中所示的在电路晶片上形成垂直通道mosfet的第三实施例可提供加工上的益处。
本专利申请中，定向术语，例如“上”，“下”，“之上”，“之下”，用于参考图中描述的定位。而且，术语“有”，“包含”，“特定”，及类似术语，除非有特定说明，都定义为“包含”。特点，结构或特征可包含在集成电路中，电路中，组合的逻辑电路中，或其他适用的组件，以提供所述的功能性。另外，此处提出的附图是为本领域技术人员提供解释说明且这些附图没必要按比例画出。本发明上述给出的示例，包括在摘要中描述的，并不详尽或限定于精确的形式披露。本发明所述的详细的实施例，例子，是为了说明的目的，在不背离本发明更广泛的主旨和范围下，不同形式的等效修改是可能的。确实，根据本发明提供的特定的实施例的结构和材料用于说明的目的且其他结构和材料也可应用于其他实施例中及例子中。根据上述详细的说明可对本发明实施例进行修改。用于权利要求中的术语不应解释为限定于本发明具体实施内容和权利要求部分中所揭露的具体实施例。相反地，权利要求中完整确定的范围应解释为根据权利要求解释确立的声明。本发明的说明书和附图应被看作是解释性的，而不是约束性的。