本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术：
图像传感器是一种将光学图像转换成电子信号的设备，它被广泛的应用在如数码相机等电子光学设备中。根据数字数据传送方式的不同，图像传感器可分为电荷耦合元件(ccd，chargecoupleddevice)和金属氧化物半导体元件(cmos，complementarymetal-oxidesemiconductor)两大类。其中，cmos图像传感器(cis，cmosimagesensor)由于具有集成度高、功耗小、速度快、成本低等特点，在近几年发展迅速，越来越多地取代ccd图像传感器应用于各类电子产品中。
但是，cmos图像传感器的传输速度仍有待提高。
技术实现要素：
本发明解决的问题是提供一种半导体结构及其形成方法，能够降低所述掺杂区顶部表面的接触电阻，并且能够降低所述栅极顶部表面的接触电阻，有助于减少热损耗，改善半导体结构的性能，提高半导体结构的传输速度。
为解决上述问题，本发明提供一种半导体结构形成方法，包括：提供基底，所述基底部分表面具有栅极，所述栅极一侧的所述基底内具有掺杂区，所述基底表面还具有覆盖所述掺杂区顶部、所述栅极顶部及侧壁的介质层；在所述介质层内形成凹槽，所述凹槽露出所述掺杂区顶部；在所述介质层内形成通孔，所述通孔露出所述栅极部分顶部；形成填充满所述凹槽的第一导电掺杂层，所述第一导电掺杂层与所述掺杂区形成欧姆接触；形成填充满所述通孔的第二导电掺杂层，所述第二导电掺杂层与所述栅极形成欧姆接触。
可选的，所述第一导电掺杂层材料为多晶硅或锗化硅；所述第二导电掺杂层材料为多晶硅或锗化硅。
可选的，所述第二导电掺杂层材料与所述第一导电掺杂层材料相同；在同一工艺步骤中，形成所述第一导电掺杂层及所述第二导电掺杂层。
可选的，所述第一导电掺杂层材料与所述掺杂区材料的功函数相等；所述第二导电掺杂层材料与所述栅极材料的功函数相等。
可选的，所述第一导电掺杂层的材料为多晶硅；所述第二导电掺杂层的材料为多晶硅。
可选的，所述掺杂区内掺杂有n型离子或p型离子，所述第一导电掺杂层内掺杂有n型离子或p型离子，所述掺杂区内的掺杂离子与所述第一导电掺杂层内的掺杂离子类型相同。
可选的，所述第一导电掺杂层内掺杂有n型离子，所述n型离子的注入剂量大于1e16atoms/cm2。
可选的，所述栅极内掺杂有n型离子或p型离子，所述第二导电掺杂层内掺杂有n型离子或p型离子，所述栅极内的掺杂离子与所述第二导电掺杂层内的掺杂离子类型相同。
可选的，所述第二导电掺杂层内掺杂有n型离子，所述n型离子的注入剂量大于1e16atoms/cm2；所述掺杂区用于形成像素器件的浮动扩散区。
可选的，所述基底包括像素区域，且形成的所述半导体结构包括像素器件。
可选的，所述基底还包括逻辑区域，且形成的所述半导体结构还包括逻辑器件；还包括：位于所述逻辑区域基底部分表面的逻辑栅极；位于所述逻辑栅极两侧的所述基底内的逻辑源漏掺杂区；位于所述逻辑栅极顶部的钨化合物层；位于所述钨化合物层顶部的导电层；其中，所述介质层覆盖所述逻辑栅极顶部和侧壁、以及所述逻辑源漏掺杂区顶部。
可选的，其特征在于，所述钨化合物层的材料为氮化钨或硅化钨；所述导电层的材料为钨。
可选的，还包括：在所述介质层内形成第一开口，所述第一开口露出所述逻辑源漏掺杂区顶部；在所述介质层内形成第二开口，所述第二开口露出所述导电层部分顶部；在所述第一开口露出的逻辑源漏掺杂区顶部形成硅化金属层；在所述硅化金属层顶部形成填充满所述第一开口的第一金属层；在所述导电层顶部形成填充满所述第二开口的第二金属层。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底部分表面具有栅极，所述栅极一侧的所述基底内具有掺杂区；位于所述基底表面且覆盖所述栅极顶部及侧壁的介质层；位于所述介质层内且贯穿所述介质层厚度的第一导电掺杂层，所述第一导电掺杂层覆盖所述掺杂区顶部，所述第一导电掺杂层与所述掺杂区形成欧姆接触；位于所述介质层内且贯穿所述介质层厚度的第二导电掺杂层，所述第二导电掺杂层覆盖所述栅极部分顶部，所述第二导电掺杂层与所述栅极形成欧姆接触。
可选的，所述第一导电掺杂层材料为多晶硅或锗化硅；所述第二导电掺杂层材料为多晶硅或锗化硅。
可选的，所述基底包括像素区域，且所述半导体结构包括像素器件；所述掺杂区为像素器件的浮动扩散区。
可选的，所述基底还包括逻辑区域，且所述半导体结构还包括逻辑器件；还包括：位于所述逻辑区域基底部分表面的逻辑栅极；位于所述逻辑栅极两侧的所述基底内的逻辑源漏掺杂区；位于所述逻辑栅极顶部的钨化合物层；位于所述钨化合物层顶部的导电层；其中，所述介质层覆盖所述逻辑栅极顶部和侧壁。
可选的，所述钨化合物层的厚度为
可选的，还包括：位于所述介质层内且贯穿所述介质层厚度的第一金属层，所述第一金属层位于所述逻辑源漏掺杂区顶部；位于所述第一金属层与所述逻辑源漏掺杂区间的硅化金属层；位于所述介质层内且贯穿所述介质层厚度的第二金属层，所述第二金属层位于所述导电层部分顶部。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，在介质层内形成凹槽，所述凹槽露出掺杂区顶部；在所述介质层内形成通孔，所述通孔露出栅极部分顶部；形成填充满所述凹槽的第一导电掺杂层，所述第一导电掺杂层与所述掺杂区形成欧姆接触；形成填充满所述通孔的第二导电掺杂层，所述第二导电掺杂层与所述栅极形成欧姆接触。一方面，相较于在所述掺杂区顶部形成肖特基接触，所述第一导电掺杂层与所述掺杂区形成欧姆接触，电荷在所述第一导电掺杂层与所述掺杂区之间传输的势垒宽度较窄，有助于降低所述掺杂区顶部表面的接触电阻；另一方面，相较于在所述栅极顶部形成肖特基接触，所述第二导电掺杂层与所述栅极形成欧姆接触，电荷在所述第二导电掺杂层与所述栅极之间传输的势垒宽度较窄，有助于降低所述栅极顶部表面的接触电阻；降低所述掺杂区及栅极顶部表面的接触电阻，有利于减少所述掺杂区及栅极顶部表面的热损耗，从而可改善半导体结构的性能，提高半导体结构的传输速度。
可选方案中，所述第一导电掺杂层材料与所述掺杂区材料的功函数相等，有助于保证所述第一导电掺杂层与掺杂区形成欧姆接触；所述第二导电掺杂层材料与所述栅极材料的功函数相等，有助于保证所述第二导电掺杂层与栅极形成欧姆接触。
可选方案中，所述第一导电掺杂层内掺杂有n型离子，所述n型离子的注入剂量大于1e16atoms/cm2，所述第一导电掺杂层内的掺杂离子注入剂量适当，有利于提高第一导电掺杂层材料内的载流子浓度，从而降低第一导电掺杂层的电阻。
可选方案中，所述第二导电掺杂层内掺杂有n型离子，所述n型离子的注入剂量大于1e16atoms/cm2，所述第二导电掺杂层内的掺杂离子注入剂量适当，有利于提高第二导电掺杂层材料内的载流子浓度，从而降低第二导电掺杂层的电阻。
本发明提供的半导体结构的技术方案中，第一导电掺杂层与掺杂区形成欧姆接触；第二导电掺杂层与栅极形成欧姆接触。一方面，所述第一导电掺杂层与所述掺杂区形成欧姆接触，有助于降低所述掺杂区顶部表面的接触电阻，有利于减少所述掺杂区表面的热损耗；另一方面，所述第二导电掺杂层与所述栅极形成欧姆接触，有助于降低所述栅极顶部表面的接触电阻，从而可减少所述栅极顶部表面的热损耗。上述两方面有利于改善半导体结构的性能，提高半导体结构的传输速度。
可选方案中，基底包括像素区域，且所述半导体结构包括像素器件；所述基底还包括逻辑区域，且所述半导体结构还包括逻辑器件；还包括：位于逻辑区域基底部分表面的逻辑栅极；位于所述逻辑栅极顶部的钨化合物层；位于所述钨化合物层顶部的导电层。后续刻蚀所述介质层形成露出所述导电层部分顶部的第二开口，并形成填充满所述第二开口的第二金属层。相较于在所述逻辑栅极顶部形成金属硅化物层，所述钨化合物层及导电层的电阻率低，因而以所述钨化合物层及导电层取代金属硅化物层，能够降低所述逻辑栅极顶部与第二金属层之间材料的电阻，从而减少电荷在所述逻辑栅极顶部与第二金属层间传输的热损耗。
可选方案中，所述钨化合物层的厚度为
附图说明
图1至图9是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有半导体结构的传输速度仍有待提高。
现结合一种半导体结构的形成方法进行分析，形成半导体结构的工艺步骤主要包括：提供基底，所述基底部分表面具有栅极，所述栅极一侧的所述基底内具有掺杂区，所述基底表面还具有覆盖所述掺杂区顶部、所述栅极顶部及侧壁的介质层；在所述介质层内形成凹槽，所述凹槽露出所述掺杂区顶部；在所述介质层内形成通孔，所述通孔露出所述栅极部分顶部；形成填充满所述凹槽的第一导电层；形成填充满所述通孔的第二导电层。
其中，所述第一导电层的材料为钨；所述第二导电层的材料为钨。
上述方法形成的半导体结构的性能差，分析其原因在于：一方面，所述第一导电层的材料与所述掺杂区形成肖特基接触，电荷在所述第一导电掺杂层与所述掺杂区之间传输的势垒宽度宽，因而所述掺杂区顶部表面的接触电阻大，导致所述掺杂区顶部表面的热损耗大；另一方面，所述第二导电层的材料与所述栅极形成肖特基接触，电荷在所述第二导电掺杂层与所述栅极之间传输的势垒宽度宽，因而所述栅极顶部表面的接触电阻大，导致所述栅极顶部表面的热损耗大；上述两方面导致半导体结构的性能差、传输速度低。
为此，本发明提供一种半导体结构形成方法，包括：在介质层内形成凹槽，所述凹槽露出掺杂区顶部；在所述介质层内形成通孔，所述通孔露出栅极部分顶部；形成填充满所述凹槽的第一导电掺杂层，所述第一导电掺杂层与所述掺杂区形成欧姆接触；形成填充满所述通孔的第二导电掺杂层，所述第二导电掺杂层与所述栅极形成欧姆接触。
一方面，所述第一导电掺杂层与所述掺杂区形成欧姆接触，有助于降低所述掺杂区顶部表面的接触电阻，从而能够减少所述掺杂区顶部表面的热损耗；另一方面，所述第二导电掺杂层与所述栅极形成欧姆接触，有助于降低所述栅极顶部表面的接触电阻，从而能够减少所述栅极顶部表面的热损耗。上述两方面有利于改善半导体结构的性能，提高半导体结构的传输速度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图9为本发明一实施例提供的半导体结构形成过程的结构示意图。
参考图1至图5，提供基底200，所述基底200部分表面具有栅极311，所述栅极311一侧的所述基底200内具有掺杂区331，所述基底200表面还具有覆盖所述掺杂区331顶部、所述栅极311顶部及侧壁的介质层210。
以下将结合附图对所述栅极311、所述掺杂区331及所述介质层210的形成方法进行详细说明。
参考图1，提供基底200。
本实施例中，所述基底200包括像素区域ⅰ及逻辑区域ⅱ，后续形成的半导体结构包括像素器件和逻辑器件。在其他实施例中，所述基底还可以仅包括像素区域，即后续形成的半导体结构仅包括像素器件。
本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，此外，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底。
所述像素区域ⅰ基底200内掺杂有p型离子或n型离子。本实施例中，所述像素区域ⅰ基底200内掺杂有p型离子。
所述像素区域ⅰ基底200两侧边缘位置处具有第一隔离层201。所述第一隔离层201有助于防止所述像素区域ⅰ受到所述逻辑区域ⅱ影响。
本实施例中，所述第一隔离层201顶部与所述基底200顶部齐平。
本实施例中，形成所述第一隔离层201的工艺步骤包括：刻蚀所述像素区域ⅰ基底200，在所述像素区域ⅰ基底200内形成第一浅槽(未图示)；形成填充满所述第一浅槽的所述第一隔离层201。
为减少漏电，在形成所述第一浅槽后，且在形成第一隔离层201前，还包括：对所述第一浅槽底部及侧壁进行掺杂处理，掺杂离子为n型离子或p型离子，形成像素区域隔离区301。本实施例中，所述像素区域隔离区301内的掺杂离子为p型离子。
所述逻辑区域ⅱ包括nmos区域101和pmos区域102。为防止pmos区域102和nmos区域101相互影响，所述pmos区域102基底200和nmos区域101基底200之间具有第二隔离层202。另外，为避免受到相邻区域影响，远离所述nmos区域101的所述pmos区域102基底200内具有第三隔离层203；远离所述pmos区域102的所述nmos区域101基底200内具有第四隔离层204。
其中，所述第二隔离层202顶部、所述第三隔离层203顶部及第四隔离层204顶部均与所述基底200顶部齐平。
还包括：在所述nmos区域101基底200内形成第一阱区401，所述第一阱区内掺杂有p型离子；在所述pmos区域102基底200内形成第二阱区402，所述第一阱区内掺杂有n型离子。
参考图2，在所述像素区域ⅰ基底200部分表面形成所述栅极311；在所述逻辑区域ⅱ基底200部分表面形成逻辑栅极411。
所述栅极311的材料为多晶硅或多晶锗硅。本实施例中，所述栅极311的材料为多晶硅。
本实施例中，所述栅极311内掺杂有n型离子。在其他实施例中，所述栅极内还可以掺杂有p型离子，此外，所述栅极内还可以不具有掺杂离子。
所述栅极311与所述像素区域ⅰ基底200表面之间具有第一栅氧化层(未图示)。
所述第一栅氧化层的材料为氧化硅或氧化锗。本实施例中，所述第一栅氧化层的材料为氧化硅。
所述逻辑栅极411的材料为多晶硅或多晶锗硅。本实施例中，所述逻辑栅极411的材料为多晶硅。
本实施例中，位于pmos区域102基底200表面的逻辑栅极411内掺杂有p型离子；位于nmos区域101基底101表面的逻辑栅极411内掺杂有n型离子。
本实施例中，所述逻辑栅极411顶部还形成有钨化合物层412、以及位于所述钨化合物层412顶部表面的导电层413。
后续在所述基底200表面形成介质层，并刻蚀所述介质层形成所述第二开口，所述第二开口露出所述导电层413部分顶部；在第二开口露出的导电层413顶部形成填充满所述第二开口的第二金属层。所述钨化合物层412与导电层413位于所述第二金属层与逻辑栅极411之间。相较于在所述逻辑栅极411顶部形成金属硅化物层，所述钨化合物层412及导电层413的电阻率低，因而钨化合物层412及导电层413的电阻总和小，能够降低所述逻辑栅极411顶部与第二金属层之间材料的电阻，从而减少电荷在逻辑栅极411顶部与第二金属层间传输的热损耗。
所述钨化合物层412能够阻挡所述导电层413内的金属元素扩散进入所述逻辑栅极411材料内，从而避免所述逻辑栅极411材料受到污染，有助于提高所述逻辑栅极411材料的质量。
本实施例中，所述钨化合物层412的材料为氮化钨。在其他实施例中，所述钨化合物层的材料还可以为硅化钨。
由于钨化合物层412材料的电阻率大于所述导电层413材料的电阻率，因而若所述钨化合物层412的厚度过大，则使得钨化合物层412的电阻大，进而导致钨化合物层412与导电层413的电阻总和大，造成电荷在所述第二金属层与逻辑栅极411间传输的热损耗大；若所述钨化合物层412的厚度过小，影响所述钨化合物层412对导电层413内金属元素的阻挡效果，致使所述逻辑栅极411的质量差。本实施例中，所述钨化合物层412的厚度为
由于所述导电层413的电阻率小于所述钨化合物层412的电阻率，因而所述导电层413能够降低后续形成的第二金属层与所述逻辑栅极411之间材料的电阻，从而减少电荷在所述第二金属层与所述逻辑栅极411间传输的热损耗。
本实施例中，所述导电层413的材料为钨。
若所述导电层413的厚度过小，则所述导电层413材料的填充量过少，影响所述导电层413对后续形成的第二金属层与逻辑栅极411间材料的电阻的降低效果；若所述导电层413的厚度过大，则所述导电层413的电阻过大，造成所述导电层413传输电荷的热损耗大。本实施例中，所述导电层413的厚度为
本实施例中，所述导电层413顶部还形成有硬掩膜层414。
后续形成介质层，并刻蚀所述介质层以形成露出所述导电层413部分顶部的第二开口，所述硬掩膜层414能够起到保护所述导电层413其余部分顶部表面的作用。
所述硬掩膜层414的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅。本实施例中，所述硬掩膜层414的材料为氮化硅。
所述逻辑栅极411与所述逻辑区域ⅱ基底200表面之间具有第二栅氧化层(未图示)。
所述第二栅氧化层的材料为氧化硅或氧化锗。本实施例中，所述第二栅氧化层的材料为氧化硅。
形成所述栅极311、第一栅氧化层、逻辑栅极411、第二栅氧化层、钨化合物层412、导电层413及硬掩膜层414的工艺方法包括：在所述像素区域ⅰ及逻辑区域ⅱ基底200表面形成栅氧化膜(未图示)；在所述栅氧化膜顶部形成栅极膜(未图示)；在所述逻辑区域ⅱ栅极膜顶部形成金属氮化物膜(未图示)；在所述金属氮化物膜顶部形成导电膜(未图示)；在所述导电膜顶部形成硬掩膜(未图示)；图形化所述硬掩膜、导电膜、金属氮化物膜、逻辑区域ⅱ栅极膜及逻辑区域ⅱ栅氧化膜，直至露出所述基底200表面，形成所述第二栅氧化层、逻辑栅极411、钨化合物层412、导电层413及硬掩膜层414；图形化所述像素区域ⅰ栅氧化膜及像素区域ⅰ栅极膜，直至露出所述基底200表面，形成所述第一栅氧化层及所述栅极311。
形成所述栅极膜后，还包括：采用离子注入工艺对所述像素区域ⅰ及nmos区域101的栅极膜进行掺杂处理，且掺杂离子为n型离子；采用离子注入工艺对所述pmos区域102的栅极膜进行掺杂处理，且掺杂离子为p型离子。
本实施例中，对所述像素区域ⅰ、所述nmos区域101以及pmos区域102的栅极膜进行掺杂处理后，还包括对所述栅极膜进行退火处理。
所述退火处理有助于所述栅极膜内的掺杂离子在所述栅极膜材料内扩散，使得所述栅极311内的掺杂离子分布均匀，有利于降低所述栅极311与后续形成的第二导电掺杂层之间的接触电阻。此外，使得所述逻辑栅极411内的掺杂离子分布均匀，有助于降低所述逻辑栅极411的电阻。
采用物理气相沉积工艺或化学气相沉积工艺形成所述金属氮化物膜。本实施例中，采用化学气相沉积工艺形成所述金属氮化物膜。
采用物理气相沉积工艺或化学气相沉积工艺形成所述导电膜。本实施例中，采用化学气相沉积工艺形成所述导电膜。
本实施例中，采用化学气相沉积工艺形成所述硬掩膜。
本实施例中，形成所述金属氮化物膜、导电膜及硬掩膜的工艺方法包括：在所述像素区域ⅰ及逻辑区域ⅱ栅极膜顶部表面形成初始金属氮化物膜(未图示)；在所述初始金属氮化物膜顶部表面形成初始导电膜(未图示)；在所述初始导电膜顶部表面形成初始硬掩膜；去除所述像素区域ⅰ栅极膜顶部的初始金属氮化物膜、初始导电膜及初始硬掩膜，形成所述金属氮化物膜、导电膜及硬掩膜。
形成所述栅极311及逻辑栅极411后，还包括：对pmos区域102基底200表面进行掺杂处理，形成第一浅掺杂区(未图示)；对nmos区域101基底200表面进行掺杂处理，形成第二浅掺杂区(未图示)。
参考图3，在所述栅极311侧壁表面形成第一侧墙321；在所述逻辑栅极411侧壁表面形成第二侧墙421。
所述第一侧墙321用于在后续工艺中定义掺杂区的位置，此外，所述第一侧墙321还能够起到保护所述栅极311侧壁的作用，从而避免所述栅极311侧壁受到污染或损伤。
所述第一侧墙321的材料为碳氮化硅、氮化硅、碳化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述第一侧墙321的材料为碳氮化硅。
所述第二侧墙421用于在后续工艺中定义逻辑源漏掺杂区的位置，并且所述第二侧墙421在后续工艺中可保护所述逻辑栅极411侧壁。
本实施例中，所述第二侧墙421覆盖所述逻辑栅极411侧壁、所述钨化合物层412侧壁以及所述导电层413侧壁表面。
所述第二侧墙421的材料为碳氮化硅、氮化硅、碳化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述第二侧墙421的材料为碳氮化硅。
本实施例中，在同一工艺步骤中形成所述第一侧墙321及第二侧墙421。
本实施例中，形成所述第一侧墙321及第二侧墙421后，还包括对所述第一侧墙321及第二侧墙421进行退火处理。所述退火处理有助于增强所述第一侧墙321和第二侧墙421材料的致密度，从而可提高第一侧墙321和第二侧墙421的质量。
参考图4，在所述栅极311一侧的所述像素区域ⅰ基底200内形成掺杂区331；在所述逻辑栅极411两侧的所述逻辑区域ⅱ基底200内形成逻辑源漏掺杂区431。
所述掺杂区331用于形成像素器件的浮动扩散区(fd，floatingdiffusion)。
所述掺杂区331内掺杂有n型离子或p型离子。本实施例中，所述掺杂区331内掺杂有n型离子。
所述掺杂区331的材料为单晶硅或单晶锗。本实施例中，所述掺杂区331的材料为单晶硅。
本实施例中，还包括：在所述栅极311另一侧的所述像素区域ⅰ基底200内形成光电掺杂区。
本实施例中，所述光电掺杂区包括第一光电掺杂区332和位于所述第一光电掺杂区顶部的第二光电掺杂区333。
所述第一光电掺杂区332与像素区域ⅰ基底200形成光电二极管。本实施例中，所述第一光电掺杂区332内掺杂有n型离子。
所述第二光电掺杂区333内的掺杂离子类型与所述第一光电掺杂区332内的掺杂离子类型不同，即所述第二光电掺杂区333内掺杂有p型离子。
所述第二光电掺杂区333的作用为减少表面效应，改善短波长波段(例如蓝光)的量子效率。另外，所述第二光电掺杂区333还能够减小表面态，从而可减小所述第一光电掺杂区332与像素区域ⅰ基底200形成的光电二极管的暗电流。
所述逻辑源漏掺杂区431的材料为单晶硅或单晶锗。本实施例中，所述逻辑源漏掺杂区431的材料为单晶硅。
其中，位于所述nmos区域101的逻辑源漏掺杂区431内掺杂有n型离子；所述pmos区域102的所述逻辑源漏掺杂区431内掺杂有p型离子。
参考图5，在所述栅极311及逻辑栅极411露出的基底200表面形成介质层210。
所述介质层210覆盖所述掺杂区331顶部、所述栅极311顶部及侧壁，并且所述介质层210覆盖所述逻辑栅极411顶部和侧壁、以及所述逻辑源漏掺杂区431顶部。
本实施例中，所述介质层210覆盖所述掺杂区331顶部、所述第二光电掺杂区333顶部、所述栅极311顶部、所述第一侧墙321侧壁及顶部表面，此外，所述介质层210覆盖所述逻辑源漏掺杂区431顶部、所述第二侧墙421侧壁及顶部、所述硬掩膜层414侧壁及顶部表面。
所述介质层210的材料为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述介质层210的材料为氧化硅。
参考图6，在所述介质层210内形成凹槽501，所述凹槽501露出所述掺杂区331顶部；在所述介质层210内形成通孔502，所述通孔502露出所述栅极311部分顶部。
本实施例中，所述凹槽501露出所述掺杂区331部分顶部。在其他实施例中，所述凹槽还可以露出所述掺杂区全部顶部。
本实施例中，形成所述凹槽501及所述通孔502的工艺方法包括：在所述介质层210部分顶部形成第一光刻胶层(未图示)；以所述第一光刻胶层为掩膜，刻蚀所述介质层210，形成所述凹槽501及所述通孔502；去除所述第一光刻胶层。
本实施例中，采用干法各向异性刻蚀工艺刻蚀所述介质层210。
参考图7，形成填充满所述凹槽501(参考图6)的第一导电掺杂层341，所述第一导电掺杂层341与所述掺杂区331形成欧姆接触；形成填充满所述通孔502(参考图6)的第二导电掺杂层351，所述第二导电掺杂层351与所述栅极311形成欧姆接触。
本实施例中，所述第一导电掺杂层341顶部与所述介质层210顶部齐平。
所述第一导电掺杂层341材料为多晶硅或锗化硅；本实施例中，所述第一导电掺杂层341的材料为多晶硅。
所述第一导电掺杂层341内掺杂有n型离子或p型离子，所述掺杂离子有助于提高第一导电掺杂层341材料内的载流子浓度，从而可降低第一导电掺杂层341的电阻。
本实施例中，所述第一导电掺杂层341内的掺杂离子与所述掺杂区331内的掺杂离子类型相同，所述第一导电掺杂层341内掺杂有n型离子。
本实施例中，形成所述第一导电掺杂层341的工艺包括离子注入工艺。
若所述第一导电掺杂层341内的掺杂离子的注入剂量过低，造成第一导电掺杂层341材料内的载流子浓度过低，将使得第一导电掺杂层341的电阻过大。本实施例中，所述第一导电掺杂层341内掺杂的n型离子的注入剂量大于1e16atoms/cm2。
本实施例中，所述第一导电掺杂层341材料与所述掺杂区331材料的功函数相等。
所述第一导电掺杂层341材料与所述掺杂区331材料的功函数相等，有助于保证所述第一导电掺杂层341与所述掺杂区331形成欧姆接触。相较于形成肖特基接触，形成欧姆接触时，电荷在所述第一导电掺杂层341与所述掺杂区331之间传输的势垒宽度较窄，有助于降低所述掺杂区331顶部表面的接触电阻。
本实施例中，所述第二导电掺杂层351顶部与所述介质层210顶部齐平。
所述第二导电掺杂层351材料为多晶硅或锗化硅。本实施例中，所述第二导电掺杂层351的材料为多晶硅。
所述第二导电掺杂层351内掺杂有n型离子或p型离子，所述掺杂离子有助于提高第二导电掺杂层351材料内的载流子浓度，从而可降低第一导电掺杂层341材料的电阻。
本实施例中，所述第二导电掺杂层351内的掺杂离子与所述栅极311内的掺杂离子类型相同，所述第二导电掺杂层351内掺杂有n型离子。
本实施例中，形成所述第二导电掺杂层351的工艺包括离子注入工艺。
若所述第二导电掺杂层351内掺杂离子的注入剂量过低，造成第二导电掺杂层351材料内的载流子浓度过低，将造成第二导电掺杂层351的电阻过大。本实施例中，所述第二导电掺杂层351内掺杂的n型离子的注入剂量大于1e16atoms/cm2。
本实施例中，所述第二导电掺杂层351材料与所述栅极311材料的功函数相等。
所述第二导电掺杂层351材料与所述栅极311材料的功函数相等，有助于保证所述第二导电掺杂层351与所述栅极311形成欧姆接触。相较于形成肖特基接触，形成欧姆接触时，电荷在所述第二导电掺杂层351与所述栅极311之间传输的势垒宽度较窄，有助于降低所述栅极311顶部表面的接触电阻。
本实施例中，在同一工艺步骤中形成所述第一导电掺杂层341及第二导电掺杂层351。
形成所述第一导电掺杂层341与第二导电掺杂层351后，还包括：对所述第一导电掺杂层341及第二导电掺杂层351进行退火处理。
所述退火处理有利于所述第一导电掺杂层341内的掺杂离子在第一导电掺杂层341材料内充分扩散，能够降低所述第一导电掺杂层341的电阻，从而减少电荷在第一导电掺杂层341内传输的热损耗；此外，所述退火处理有助于所述第二导电掺杂层351内的掺杂离子在第二导电掺杂层351材料内充分扩散，可降低所述第二导电掺杂层351的电阻，从而降低电荷在第二导电掺杂层351内传输的热损耗。
采用快速热退火工艺、脉冲电子束退火工艺、离子束退火工艺或宽带非相干光源退火工艺对所述第一导电掺杂层341及第二导电掺杂层351进行退火处理。本实施例中，采用快速热退火工艺对所述第一导电掺杂层341及第二导电掺杂层351进行退火处理。
若所述退火处理的退火温度过高，所述第一导电掺杂层341内的掺杂离子容易向所述掺杂区331内扩散，影响所述掺杂离子对第一导电掺杂层341的电阻的改善效果；此外，若所述退火处理的退火温度过高，所述第二导电掺杂层351内的掺杂离子容易向所述栅极311内扩散，影响所述栅极311的质量，并影响所述掺杂离子对第二导电掺杂层351的电阻的改善效果。若所述退火处理的退火温度过低，所述第一导电掺杂层341内的掺杂离子难以在第一导电掺杂层341材料内充分扩散，导致所述第一导电掺杂层341的电阻大，使得电荷经所述第一导电掺杂层341传输的热损耗大；此外，所述第二导电掺杂层351内的掺杂离子也难以在第二导电掺杂层351材料内充分扩散，造成所述第二导电掺杂层351的电阻大，致使电荷经所述第二导电掺杂层351传输的热损耗大。本实施例中，所述退火处理的退火温度500℃～650℃。
参考图8，在所述介质层210内形成第一开口601，所述第一开口601露出所述逻辑源漏掺杂区431顶部；在所述介质层210内形成第二开口602，所述第二开口602露出所述导电层413部分顶部。
本实施例中，所述第一开口601露出所述逻辑源漏掺杂区431部分顶部。在其他实施例中，所述第一开口还可以露出所述逻辑源漏掺杂区全部顶部。
形成所述第一开口601的工艺方法包括：在所述介质层210部分顶部形成第二光刻胶层(未图示)；以所述第二光刻胶层为掩膜，刻蚀所述介质层210直至露出所述逻辑源漏掺杂区431顶部，形成所述第一开口601；去除所述第二光刻胶层。
本实施例中，形成所述第二开口602的工艺方法包括：在所述介质层210部分顶部形成第三光刻胶层(未图示)；刻蚀部分所述介质层210直至露出所述硬掩膜层414部分顶部；刻蚀露出的所述硬掩膜层414，直至露出所述导电层413部分顶部，形成所述第二开口602；去除所述第三光刻胶层。
参考图9，在所述第一开口601(参考图8)露出的逻辑源漏掺杂区431顶部形成硅化金属层442；在所述硅化金属层442顶部形成填充满所述第一开口601的第一金属层444；在所述导电层413顶部形成填充满所述第二开口602(参考图8)的第二金属层453。
所述硅化金属层442有助于降低所述逻辑源漏掺杂区431顶部表面的接触电阻。
形成所述硅化金属层442的工艺过程包括：在所述第一开口601(参考图8)露出的逻辑源漏掺杂区431顶部形成第一金属膜(未图示)；对所述第一金属膜进行退火处理，使所述第一金属膜转变为所述硅化金属层442。
本实施例中，所述第一金属膜覆盖所述第一开口601(参考图8)侧壁及所述逻辑源漏掺杂区431部分顶部，位于所述逻辑源漏掺杂区431部分顶部的所述第一金属膜经所述退火处理转变为硅化金属层442。保留位于所述第一开口601侧壁的所述第一金属膜，形成所述第三金属层441。在其他实施例中，在形成所述硅化金属层层后，还可以去除所述第一开口侧壁的所述第一金属膜。
所述第一金属膜的材料为ti、co或ni。本实施例中，所述第一金属膜的材料为ti。
本实施例中，形成所述硅化金属层442的工艺过程中还包括：在形成所述第一金属膜的同一工艺步骤中，在所述第二开口602(参考图8)侧壁及所述第二开口602露出的导电层413顶部形成第四金属层451，所述第四金属层451的材料与所述第一金属膜的材料相同。
本实施例中，所述第四金属层451的材料为ti。在其他实施例中，所述第四金属层的材料还可以为co或ni。
若所述第四金属层451的厚度过大，导致所述导电层413顶部的第四金属层451电阻过大，使得电荷在所述第二金属层453与所述导电层413间传输的热损耗过大。由于所述第四金属层451的厚度与所述第一金属膜的厚度相同，若所述第四金属层451的厚度过小，相应的，所述第一金属膜的厚度过小，造成所述硅化金属层442厚度过小，影响所述硅化金属层442对逻辑源漏掺杂区431顶部表面接触电阻的降低效果。本实施例中，所述第四金属层451的厚度为
本实施例中，相较于在所述逻辑栅极411顶部形成金属硅化物层，所述第四金属层451、导电层413及钨化合物层412的总电阻小于金属硅化物层的电阻小，有助于减小电荷在所述逻辑栅极411与第二金属层453之间传输的热损耗。
在其他实施例中，还可以在形成所述硅化金属层前，形成填充满所述第二开口的牺牲层(未图示)，在形成所述硅化金属层后，去除所述牺牲层，以避免在所述第二开口底部及侧壁形成所述第四金属层。
本实施例中，采用物理气相沉积工艺形成所述第一金属膜。在其他实施例中，还可以采用化学气相沉积工艺或原子层沉积工艺形成所述第一金属膜。
采用快速热处理工艺(rtp)或激光退火工艺对所述第一金属膜进行退火处理。本实施例中，采用快速热处理工艺(rtp)对所述第一金属膜进行退火处理。
若所述退火处理的退火温度过低，则难以触发所述第一金属膜的硅化反应，导致所述第一金属膜难以转变为所述硅化金属层442。若所述退火处理的退火温度过高，容易破坏第一导电掺杂层341及第二导电掺杂层351材料内掺杂离子的稳定性，影响掺杂离子对第一导电掺杂层341及第二导电掺杂层351电阻的降低效果。本实施例中，所述第一金属膜的材料为ti，所述快速热处理工艺的工艺温度为600℃～700℃。在其他实施例中，当所述第一金属膜的材料为ni时，所述快速热处理工艺的工艺温度为350℃～450℃。
本实施例中，在形成所述第一金属膜及第四金属层451后，且在对所述第一金属膜进行退火处理前，还包括：形成覆盖所述第一金属膜表面的第一粘合层443；形成覆盖所述第四金属层451表面的第二粘合层452。
所述第一粘合层443的材料为tin。所述第一粘合层443能够提高所述第一金属层444与第一开口601(参考图8)侧壁之间的粘附性。
所述第二粘合层452的材料为tin。所述第二粘合层452能够提高所述第二金属层453与第二开口602(参考图8)侧壁之间的粘附性。
本实施例中，在同一工艺步骤中形成所述第一粘合层443和所述第二粘合层452。
所述第一金属层444的材料为w、cu、ag或al。本实施例中，所述第一金属层444的材料为w。
本实施例中，所述第二金属层453的材料为w。在其他实施例中，所述第二金属层的材料为cu、ag或al。
本实施例中，所述第一金属层444顶部与所述介质层210顶部齐平，所述第二金属层453顶部与所述介质层210顶部齐平。形成所述第一金属层444以及第二金属层453的工艺方法包括：在所述第一粘合层443及第二粘合层452表面形成填充满所述第一开口601(参考图8)及第二开口602(参考图8)的初始金属层(未图示)，所述初始金属层顶部高于所述介质层210顶部；对所述初始金属层进行平坦化处理，去除高于所述介质层210顶部的初始金属层，形成所述第一金属层444以及第二金属层453。
本实施例中，采用化学机械研磨工艺对所述初始金属层进行平坦化处理。
综上，本发明提供的半导体结构的形成方法的技术方案中，一方面，相较于在所述掺杂区331顶部形成肖特基接触，所述第一导电掺杂层341与所述掺杂区331形成欧姆接触，电荷在所述第一导电掺杂层341与所述掺杂区331之间传输的势垒宽度较窄，有助于降低所述掺杂区331顶部表面的接触电阻；另一方面，相较于在所述栅极311顶部形成肖特基接触，所述第二导电掺杂层351与所述栅极311形成欧姆接触，电荷在所述第二导电掺杂层351与所述栅极311之间传输的势垒宽度较窄，有助于降低所述栅极311顶部表面的接触电阻；降低所述掺杂区331及栅极311顶部表面的接触电阻，有利于减少所述掺杂区331及栅极311顶部表面的热损耗，从而可改善半导体结构的性能，提高半导体结构的传输速度。
此外，所述钨化合物层412与导电层413位于所述第二金属层453与逻辑栅极411之间。所述钨化合物层412及导电层413共同作为所述第二金属层453与逻辑栅极411之间的材料，与在所述逻辑栅极411顶部形成金属硅化物层相比，所述钨化合物层412及导电层413作为整体，电阻率小，因而钨化合物层412及导电层413的电阻总和小，即第二金属层453与逻辑栅极411之间材料的电阻小，从而能够降低电荷在所述第二金属层453与逻辑栅极411之间传输的热损耗。
参照图9，本发明还提供一种采用上述形成方法获得的半导体结构，所述半导体结构包括：基底200，所述基底200部分表面具有栅极311，所述栅极311一侧的所述基底200内具有掺杂区331；位于所述基底200表面且覆盖所述栅极311顶部及侧壁的介质层210；位于所述介质层210内且贯穿所述介质层210厚度的第一导电掺杂层341，所述第一导电掺杂层341覆盖所述掺杂区331顶部，所述第一导电掺杂层341与所述掺杂区331形成欧姆接触；位于所述介质层210内且贯穿所述介质层210厚度的第二导电掺杂层351，所述第二导电掺杂层351覆盖所述栅极311部分顶部，所述第二导电掺杂层351与所述栅极311形成欧姆接触。
本实施例中，所述基底200包括像素区域ⅰ及逻辑区域ⅱ，且所述半导体结构包括像素器件和逻辑器件。在其他实施例中，所述基底还可以仅包括像素区域，半导体结构仅包括像素器件。
所述掺杂区331为像素器件的浮动扩散区。
本实施例中，所述掺杂区331内掺杂有n型离子。在其他实施例中，所述掺杂区内还可以掺杂有p型离子。
所述掺杂区331的材料为单晶硅或单晶锗。本实施例中，所述掺杂区331的材料为单晶硅。
所述栅极311的材料为多晶硅或多晶锗硅。本实施例中，所述栅极311的材料为多晶硅。
本实施例中，所述栅极311内掺杂有n型离子。在其他实施例中，所述栅极内还可以掺杂有p型离子，此外，所述栅极内还可以不具有掺杂离子。
所述第一导电掺杂层341与所述掺杂区331形成欧姆接触，电荷在所述第一导电掺杂层341与掺杂区331之间传输的势垒宽度较窄，有助于降低所述掺杂区331顶部表面的接触电阻，有利于减少所述掺杂区331表面的热损耗，从而可改善半导体结构的性能，提高半导体结构的传输速度。
所述第一导电掺杂层341材料为多晶硅或锗化硅；本实施例中，所述第一导电掺杂层341的材料为多晶硅。
所述第一导电掺杂层341内掺杂有n型离子或p型离子。本实施例中，所述第一导电掺杂层341内掺杂有n型离子，所述n型离子的注入剂量大于1e16atoms/cm2。
所述第二导电掺杂层351与所述栅极311形成欧姆接触，电荷在所述第二导电掺杂层351与栅极311之间传输的势垒宽度较窄，有助于降低所述栅极311顶部表面的接触电阻，有利于减少所述栅极311顶部表面的热损耗，从而可改善半导体结构的性能，提高半导体结构的传输速度。
所述第二导电掺杂层351材料为多晶硅或锗化硅。本实施例中，所述第二导电掺杂层351的材料为多晶硅。
所述第二导电掺杂层351内掺杂有n型离子或p型离子。本实施例中，所述第二导电掺杂层351内掺杂有n型离子，所述n型离子的注入剂量大于1e16atoms/cm2。
所述逻辑器件包括：位于所述逻辑区域ⅱ基底200部分表面的逻辑栅极411；位于所述逻辑栅极411两侧的所述基底200内的逻辑源漏掺杂区431；位于所述逻辑栅极411顶部的钨化合物层412；位于所述钨化合物层412顶部的导电层413；其中，所述介质层210覆盖所述逻辑栅极411顶部和侧壁。
所述逻辑区域ⅱ包括pmos区域102和nmos区域101。
所述逻辑栅极411的材料为多晶硅或多晶锗硅。本实施例中，所述逻辑栅极411的材料为多晶硅。
所述钨化合物层412能够阻挡所述导电层413内的金属元素扩散进入所述逻辑栅极411材料内，从而避免所述逻辑栅极411材料受到污染，有助于提高所述逻辑栅极411材料的质量。
所述钨化合物层412的材料为氮化钨或硅化钨，所述钨化合物层412的厚度为
由于所述导电层413的电阻率小于所述钨化合物层412的电阻率，因而所述导电层413能够降低第二金属层453与所述逻辑栅极411之间材料的电阻，从而减少电荷在所述第二金属层453与所述逻辑栅极411间传输的热损耗。
本实施例中，所述导电层413的材料为钨，所述导电层413的厚度为
所述逻辑器件还包括：位于所述介质层210内且贯穿所述介质层210厚度的第一金属层444，所述第一金属层444位于所述逻辑源漏掺杂区431顶部；位于所述第一金属层444与所述逻辑源漏掺杂区431间的硅化金属层442；位于所述介质层210内且贯穿所述介质层210厚度的第二金属层453，所述第二金属层453位于所述导电层413部分顶部。
所述第一金属层444的材料为w、cu、ag或al。本实施例中，所述第一金属层444的材料为w。
本实施例中，所述第一金属层444与硅化金属层442之间具有第一粘合层443，且所述第一粘合层443还覆盖所述第一金属层444侧壁；所述第一粘合层443与所述介质层210侧壁间具有第三金属层441。
本实施例中，所述第二金属层453的材料为w。在其他实施例中，所述第二金属层的材料为cu、ag或al。
本实施例中，所述第二金属层453与第二硅化金属层451之间具有第四金层451，所述第四金层451覆盖所述介质层210侧壁及所述导电层413部分顶部；所述第四金层451与所述第二金属层453间具有第二粘合层452，所述第二粘合层452覆盖所述第四金层451表面。
所述第四金属层451的材料还可以为ti、co或ni。本实施例中，所述第四金属层451的材料为ti。
本实施例中，所述第四金属层451的厚度为
本实施例中，所述第二金属层453露出的所述导电层413顶部具有硬掩膜层414，所述介质层210覆盖所述硬掩膜层414顶部。
所述钨化合物层412及导电层413共同作为所述第二金属层453与逻辑栅极411之间的材料，相较于在所述逻辑栅极411顶部形成金属硅化物层，所述钨化合物层412及导电层413作为整体，电阻率小，有利于降低第二金属层453与逻辑栅极411之间的材料的电阻，进而能够降低电荷在所述第二金属层453与逻辑栅极411之间传输的热损耗。
本实施例中，相较于在所述逻辑栅极411顶部形成金属硅化物层，所述第四金属层451、导电层413及钨化合物层412的总电阻小，有助于减小电荷在所述逻辑栅极411与第二金属层453之间传输的热损耗。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。