本发明属于功率半导体器件技术领域，涉及绝缘栅双极型晶体管(IGBT)，特别涉及一种双向沟槽栅电荷存储型绝缘栅双极型晶体管(Bi-directional CSTBT)。
背景技术：
绝缘栅双极型晶体管(IGBT)是在功率MOSFET和功率双极结型晶体管(BJT)的发展基础上研究出来的新型电力电子器件，等效为双极结型晶体管(BJT)驱动的MOSFET。IGBT兼具功率MOSFET结构和双极结型晶体管(BJT)结构的优点：既具有功率MOSFET易于驱动、输入阻抗低、开关速度快的优点，又具有双极结型晶体管(BJT)通态电流密度大、导通压降低、损耗小、稳定性好的优点。基于这些优异的器件特性，近年来IGBT已经成为广泛应用于中高压领域的主流功率器件，例如电动汽车、电机驱动，并网技术，储能电站，AC/DA转换和变频调速等。
自IGBT发明以来，人们一直致力于改善IGBT的综合性能，经过三十几年的发展，业界相继提出了七代IGBT结构来不断提升器件的性能。最初的NPT型IGBT结构也称为对称型IGBT结构，正向阻断和反向阻断状态均主要由轻掺杂的N型漂移区耐压，因此具有相等的正向击穿电压和反向击穿电压，但是为了保证耐压，需要N型漂移区掺杂浓度低且厚度大，这会导致正向导通电压的增大，开关特性变差，同时正向导通电压和关断损耗之间的折中特性恶化。后来，IGBT发展出了带FS层的结构，N型FS层的掺杂浓度高于N型漂移区的掺杂浓度，同等耐压能力下FS-IGBT结构具有更薄的漂移区的厚度，漂移区发生穿通后FS层可承受部分阻断电压，从而减小了器件的导通压降，提高器件的开关速度；但是FS-IGBT结构在反向耐压时，反向电压主要由P型集电区和N型FS层形成的PN结来承受，反向击穿电压低，在反向阻断应用时器件的性能下降，在需要IGBT具有逆阻能力的应用场合，不得不串联一个高压二极管实现反向耐压，这增加了成本，降低了系统的性能和可靠性。第七代IGBT结构——沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)是通过在P型基区下方引入具有较高掺杂浓度和一定厚度的N型电荷存储层来在P型基区下方引入空穴势垒，使得器件靠近发射极端的空穴浓度大大提升，而根据电中性要求将大大增加此处电子浓度，以此改善整个N型漂移区的载流子浓度分布，增强N型漂移区的电导调制效应，使IGBT获得了更低的正向导通压降以及更优的正向导通压降与关断损耗的折中关系。随着N型电荷存储层掺杂浓度越高，CSTBT电导调制效应改善越大，器件的正向导通特性也就越好。
电能变换是很多电力电子应用的一个基本步骤，是电力装置的基本功能之一，根据负载要求的不同，电力装置可以完成交流到直流(AC-DC)，直流到交流(DC-AC)，直流到直流(DC-DC)和交流到交流(AC-AC)的变换。AC-AC的变换可以采用间接变换即AC-DC-AC方式，也可以采用直接变换即AC-AC的方式。在传统的AC-DC-AC间接变换系统中，需要有大容值的连接电容(电压型变换)或大感值的连接电感(电流型变换)将两部分相对独立的变换系统相连，这类系统体积大，成本高。此外，电容和电感的使用寿命远低于功率器件，这严重影响了系统的可靠性及使用年限。AC-AC直接转换系统避免了传统AC-DC-AC系统中连接电容或电感的使用，但要求功率开关具有双向开关能力。因而，双向开关的开发一直是交流电力变换装置的研究热点，早期的双向开关采用配备了外部强制换流电路的晶闸管。目前双向开关采用得最为广泛的半导体器件是IGBT。然而，由于传统IGBT只具有单向导通和单向阻断的功能，为使其具有双向导通双向阻断功能，现有技术发展得到IGBT双向开关，IGBT双向开关的构成方式有：二极管桥式、共集电极式和共发射极式。随着逆阻型IGBT(RB-IGBT)出现，由于此类器件具有较大的承受反向电压的能力，使双向开关可以简化成简单的反并联结构，省去了两个快恢复二极管。但是以上开关方案都属于组合式开关，需要大量功率芯片，增加了系统成本，此外系统内部各芯片间需要大量连线，较复杂的组合方式增强了系统内部的寄生效应，影响系统可靠性。
在此背景下，为了解决上述问题并实现产品的集成化，业界通过使用键合技术或者双面光刻的方法进行双向IGBT芯片的研制。随着硅-硅键合技术的发展，近几年人们提出了将两个相同的沟槽MOS结构背对背键合在一起成功地在单一芯片来实现双向IGBT器件。双向IGBT的产生极大地缩减了装置的成本，减小了电路的杂散参数。相比于传统单向IGBT，通过控制正、背面栅电压，该双向IGBT可实现对称的正、反向IGBT导通与关断特性。如图1所示为双向CSTBT(Bi-directional CSTBT)的结构示意图，该结构在正面P型基区5和N型漂移区9之间以及背面P型基区25和N型漂移区9之间对称的采用了一层比N型漂移区9掺杂浓度高的正面N型电荷存储层6和背面N型电荷存储层26，一方面相较NPT型双向IGBT结构，该结构的引入减薄了N型漂移区厚度，降低了漂移区电阻，进而减小了正向导通压降并提高了开关速度，另一方面无论工作于正向或反向，该结构均具有电荷存储层和电场阻止层，显著提高了器件的性能；此外，该结构采用沟槽栅IGBT结构消除了平面栅IGBT结构的JFET区电阻，进而获得更高了的MOS沟道密度，使得器件的特性显著提高。对于图1所示的结构，在正向或反向IGBT工作时，由于作为载流子存贮层的较高掺杂浓度和一定厚度的正面N型电荷存储层6及背面N型电荷存储层26，使得IGBT器件靠近发射极端的载流子浓度分布得到了极大的改善，提高了N型漂移区的电导调制，改善了整个N型漂移区的载流子浓度分布，使IGBT获得了低的正向导通压降和改善的正向导通压降和关断损耗的折中。然而，随着正面N型电荷存储层6及背面N型电荷存储层26的掺杂浓度和厚度不断提高，对于该双向CSTBT结构，在正向或者反向工作时会造成器件击穿电压显著降低，这就限制了电荷存储层的掺杂浓度和厚度。现有技术中，为了有效屏蔽上文中N型电荷存储层的不利影响，进而获得更高的器件耐压，主要采用如下两种方式：
(1)、加深沟槽栅的深度，通常情况下，沟槽栅的深度大于N型电荷存储层的结深；
(2)、减小元胞宽度，即提高MOS结构沟道密度以获得尽可能小的沟槽栅间距。
但是，上述手段的实施仍然存在明显缺陷：方式(1)的实施会增加栅极-发射极电容和栅极-集电极电容，而IGBT的开关过程本质上就是对栅极电容进行充/放电的过程，故此，栅极电容的增加会使得充/放电时间增长，进而造成开关速度降低。因而，深的沟槽栅将会降低器件开关速度、增加器件开关损耗，影响到器件导通压降和开关损耗的折中特性。而方式(2)的实施一方面会增大器件的栅极电容，导致器件开关速度降低、开关损耗增大，影响器件导通压降与开关损耗的折中特性；另一方面，沟道密度过大还将导致器件的饱和电流密度增加，从而使得器件短路安全工作区(SCSOA)变差。此外，沟槽栅结构中所用栅氧层通常是通过一次热氧化形成在沟槽中，这样为了保证一定的阈值电压就要求整个栅氧化层的厚度较小。然而，器件中MOS电容的大小与栅氧化层的厚度成反比，这样会导致传统CSTBT器件中的栅极电容显著增加，另外，沟槽底部的电场集中效应也会降低器件的击穿电压，造成器件的可靠性较差。
技术实现要素：
鉴于上文所述，本发明的目的在于：针对现有技术中的不足，提供一种双向沟槽栅电荷存储型IGBT及其制作方法，通过减小发射区沿器件顶层延伸的深度并引入分裂沟槽栅结构，在避免电荷存储层的掺杂浓度和厚度对器件耐压的限制的同时，改善了器件的短路安全工作区、改善了温度特性、改善了器件正向导通压降Vceon与关断损耗Eoff之间的折中关系、避免了器件开启动态过程中的电流、电压振荡和EMI问题，提高了器件的可靠性。
为了实现上述目的，本发明采用如下技术方案：
一方面，本发明提供了一种双向沟槽栅电荷存储型IGBT，其二分之一元胞包括分别设置在第一导电类型半导体漂移区9正面和背面的MOS结构；其特征在于：正面MOS结构包括正面发射极金属1、正面隔离介质层2、正面分裂沟槽栅结构、正面第一导电类型半导体发射区3、正面第二导电类型半导体体接触区4、正面第二导电类型半导体基区5和正面第一导电类型半导体电荷存储层6；背面MOS结构包括背面发射极金属21、背面隔离介质层22、背面分裂沟槽栅结构、背面第一导电类型半导体发射区23、背面第二导电类型半导体体接触区24、背面第二导电类型半导体基区25和背面第一导电类型半导体电荷存储层26；
所述正面MOS结构中，正面第一导电类型半导体电荷存储层6位于所述正面第一导电类型半导体漂移区9的顶层；所述正面第二导电类型半导体基区5位于正面第一导电类型半导体电荷存储层6的顶层；所述正面第二导电类型半导体体接触区4和正面第一导电类型半导体发射区3相互独立且并列设置在正面第二导电类型半导体基区5的顶层；所述第一导电类型半导体漂移区9的顶层还具有正面分裂沟槽栅结构，所述正面分裂沟槽栅结构包括正面栅电极71及其周侧的正面栅介质层72和正面分裂电极81及其周侧的正面分裂电极介质层82；所述正面栅电极71自器件顶层向下穿入的深度小于正面第一导电类型半导体电荷存储层6的结深，正面分裂电极81和正面栅电极71在器件中的延伸方向一致，正面分裂电极81位于正面栅电极71的底部且正面分裂电极81与正面栅电极71之间通过正面栅介质层72相连，正面分裂电极81向下穿入的深度大于正面第一导电类型半导体电荷存储层6的结深；正面栅电极71与正面第一导电类型半导体发射区3、正面第二导电类型半导体基区5和正面第一导电类型半导体电荷存储层6之间通过正面栅介质层72相连；正面分裂电极81至少与正面第一导电类型半导体电荷存储层6和正面第一导电类型半导体漂移区9之间通过正面分裂电极介质层82相连；正面栅电极71及其周侧的正面栅介质层72的上表面具有正面隔离介质层2；正面隔离介质层2、正面第一导电类型半导体发射区4和正面第一导电类型半导体发射区3的上表面与正面发射极金属1相连；所述背面MOS结构与正面MOS结构相同。
进一步地，正面MOS结构与背面MOS结构可以沿第一导电类型半导体漂移区9的横向中线镜像对称，也可以沿第一导电类型半导体漂移区9的横向中线交叉对称，即正面MOS结构与背面MOS结构关于器件中心点中心对称。
进一步地，分裂电极81、281与发射极金属1、21等电位。
进一步地，分裂电极8、281沿第二导电类型半导体漂移区9顶层延伸的深度大于栅电极71、271延伸的深度，使得分裂电极81、281半包围栅电极71、271及其周侧的栅介质层72、272设置，分裂电极81、281与栅电极71、271之间通过栅介质层72、272相连，此时，分裂电极81、281与第一导电类型半导体体接触区4、24、第一导电类型半导体基区5、25之间通过分裂电极介质层82、282相连。
进一步地，栅电极71、271沿第二导电类型半导体漂移区9顶层延伸的深度等于分裂电极81、281延伸的深度，并且分裂电极81、281一部分位于栅电极71、271下方，其另一部分位于器件顶层且与栅电极71、271之间通过栅介质层72、272相连，所述栅电极71、271沿器件顶层延伸的宽度小于分裂电极81、281延伸的宽度；此时，分裂电极81、281与第一导电类型半导体体接触区4、24、第一导电类型半导体基区5、25之间通过分裂电极介质层82、282相连；作为实施方式，所述分裂电极介质层82、282的厚度大于栅介质层72、272的厚度。
进一步地，第二导电类型半导体发射区3、23和第一导电类型半导体体接触区4、24位于第一导电类型半导体基区5、25顶层中央，分裂电极81、281位于栅电极71、271下方，并且与第二导电类型半导体发射区3、23通过栅介质层72、272相连的栅电极71、271的厚度大于未与第二导电类型半导体发射区3、23相连的栅电极71、271的厚度，即栅介质层72、272在器件顶层中间部分的厚度小于其两端部分的厚度。由于MOS结构的阈值电压与氧化层厚度成反比，在相同的栅压条件下，该结构中与栅电极71、271通过栅介质层72、272连接的第一导电类型半导体基区5、25沿z轴方向的表面中央部分形成反型层，此时第一导电类型半导体基区5、25沿z轴方向的表面两端部分并不会形成反型层，这样就不会增大器件的沟道密度，从而不会影响到器件的短路安全工作区特性。
进一步地，在正面分裂沟槽栅结构的下方还具有正面第二导电类型半导体层一10，在背面分裂沟槽栅结构的上方还具有背面第二导电类型半导体层一210。
作为优选方式，正面第二导电类型半导体层10或者背面第二导电类型半导体层210横向延伸至正面第一导电类型半导体电荷存储层6下方或者背面第一导电类型半导体电荷存储层26上方的第一导电类型半导体漂移区9中。
进一步地，器件所用半导体材料为Si、SiC、GaAs和GaN中任意一种或者多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。
进一步地，沟槽内的栅电极为多晶硅、SiC、GaAs和GaN中任意一种或者多种，各部分可采用同种材料或者不同种材料相组合。
上述所有技术方案中，第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
另一方面本发明提供了一种双向沟槽栅电荷存储型IGBT的制备方法，其特征在于，包括如下步骤：
步骤一：制作两个相同的第一导电类型半导体漂移区9；
步骤二：采用相同的预氧化、光刻、刻蚀、离子注入和高温退火工艺，分别在两个第一导电类型半导体漂移区9的正面制作第一导电类型半导体电荷存储层6及位于第一导电类型半导体电荷存储层6顶层的第二导电类型半导体基区5；
步骤三：采用相同的光刻、刻蚀、热氧化、淀积工艺，分别在两个第一导电类型半导体电荷存储层6上刻蚀形成第一沟槽，所述第一沟槽的深度大于第一导电类型半导体电荷存储层6的结深；在第一沟槽内壁形成分裂电极介质层82，然后在沟槽内淀积电极材料形成分裂电极81；
步骤四：采用相同的光刻、刻蚀、热氧化、淀积工艺，分别在两个第一导电类型半导体漂移区9上刻蚀形成第二沟槽，所述第二沟槽的深度小于第一导电类型半导体电荷存储层6的结深，并且第一沟槽和第二沟槽沿器件顶层延伸的方向一致；在第二沟槽内壁形成栅介质层72，然后在第二沟槽内淀积电极材料形成栅电极71，所述栅电极71及其周侧的栅介质层72以及分裂电极81及其周侧的分裂电极介质层82形成分裂沟槽栅结构；
步骤五：采用相同的光刻、刻蚀、离子注入和高温退火工艺，分别在两个第二导电类型半导体基区5的顶层制作相互独立且并列设置的第二导电类型半导体体接触区4和第一导电类型半导体发射区3；所述第一导电类型半导体发射区3在第二导电类型半导体基区5顶层的延伸深度小于第二导电类型半导体基区5在第一导电类型半导体电荷存储层6顶层的延伸深度，所述第一导电类型半导体发射区3靠近栅电极71设置且通过栅介质层72与栅电极71相连；
步骤六：采用相同的光刻、刻蚀和淀积工艺，在栅电极71及栅介质层72的上表面形成隔离介质层2；
步骤七：表面淀积金属，采用相同的光刻、刻蚀工艺分别在隔离介质层2、第二导电类型半导体体接触区4和第一导电类型半导体发射区3的上表面形成发射极金属1；
步骤八：翻转半导体器件，采用相同的工艺减薄半导体的厚度，然后将这两个完全相同的半导体片背对背采用键合工艺形成双向沟槽栅电荷存储型IGBT器件，至此完成器件的制备。
进一步地，形成第一沟槽的步骤和形成第一导电类型半导体电荷存储层6及第二导电类型半导体基区5的步骤的顺序可以交换。
进一步地，所述步骤五中形成第二导电类型半导体体接触区4可以在步骤二中在形成第二导电类型半导体基区5时一并形成或者分两步形成。
进一步地，通过控制第二沟槽沿器件顶层延伸的深度使其小于第一沟槽在器件中延伸的深度，形成第一沟槽半包围第二沟槽设置的结构。
进一步地，通过控制第二沟槽沿器件顶层延伸的槽深，形成栅电极71沿器件顶层的延伸深度等于分裂电极81的延伸深度，所述栅电极71在器件顶层两端的延伸宽度小于分裂电极81的延伸宽度，同时在器件顶层还保留部分分裂电极介质层82和一部分分裂电极81结构，并且后续步骤七中在分裂电极81上表面淀积金属。
进一步地，通过控制第二沟槽沿器件顶层延伸的宽度，使得在器件顶层没有分裂电极81和分裂电极介质层82结构，分裂电极81和分裂电极介质层82位于栅电极71底部；并且与第一导电类型半导体发射区3通过栅介质层72相连的栅电极71的厚度大于未与第一导电类型半导体发射区3相连的栅电极71的厚度。
运用本发明提出的器件结构能够实现对称的正/反向导通与关断特性，同时提高了器件的综合性能，改善了器件的可靠性，下面详细阐述本发明器件设计的原理：
本发明通过减小发射区沿基区顶层延伸的深度来达到减小MOS结构的沟道密度的目的，随着发射区沿基区顶层延伸深度的的减小，与发射区通过栅介质层相连的栅电极且同向延伸的深度亦能减小，这样不仅降低饱和电流密度，改善器件的安全工作区SCSOA，而且可以提高导通电流的均匀性，进而提高器件的可靠性，并改善其温度特性，并且栅电极沿漂移区顶层和沿器件垂直方向延伸深度的减小，也有利于栅极电容的减小，特别是栅极-集电极电容，从而提高器件的开关速度、降低器件的开关损耗和对栅驱动电路能力的要求，改善器件正向导通压降Vceon和关断损耗Eoff之间的折中关系；同时，本发明采用分裂沟槽栅结构，引入的分裂电极能够对电荷存储层起到有效的电荷补偿作用，有效屏蔽电荷存储层的电场，避免了电荷存储层的掺杂浓度和厚度对器件耐压的限制，进而显著改善了器件漂移区的载流子浓度分布，从而改善器件正向导通压降Vceon和关断损耗Eoff之间的折中关系，使器件获得更宽的短路安全工作区SCSOA；另外，引入的分裂电极与发射极金属等电位，这样在器件开启动态过程中与通过分裂电极介质层与分裂电极相连的半导体表面不会形成积累或反型层，避免了器件在开启动态过程中出现负微分电容效应，从而避免器件开启动态过程中电流、电压振荡和EMI问题，提高了器件的可靠性，同时，分裂电极介质层的厚度能够加厚使其大于栅介质层的厚度，这样有利于改善沟槽底部的电场集中效应，提高器件的击穿电压，进一步提高了器件的可靠性。本发明提供的器件制作方法无需增加额外的工艺步骤，与传统双向沟槽栅电荷存储型IGBT制作方法兼容。
本发明的有益效果是：
本发明在实现了器件对称的正/反向导通与关断特性的同时，减小了MOS结构的沟道密度并提高了器件导通电流的均匀性，降低了器件的饱和电流密度，改善了器件的短路安全工作区；屏蔽了N型电荷存储层的电场，避免了N型电荷存储层掺杂浓度和厚度对器件耐压的限制，改善了器件漂移区的载流子浓度分布及器件正向导通压降Vceon与关断损耗Eoff之间的折中关系；提高了器件的开关速度，降低了器件的开关损耗和对栅驱动电路能力的要求；避免了器件在开启动态过程中出现负微分电容效应以及器件开启动态过程中的电流、电压振荡和EMI问题；改善了沟槽底部的电场集中效应，提高了器件的击穿电压。本发明提供的制作方法不需要增加额外的工艺步骤，与传统双向沟槽栅电荷存储型IGBT的制作方法兼容。
附图说明
图1是传统双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构示意图；
图2是传统双向沟槽栅电荷存储型IGBT器件形成隔离介质层和发射极金属前的二分之一元胞结构示意图；
图3是传统双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿AB线的剖面示意图；
图4是本发明实施例1提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构示意图；
图5是本发明实施例1提供的一种双向沟槽栅电荷存储型IGBT器件未形成隔离介质层和发射极金属之前的二分之一元胞结构示意图；
图6是本发明实施例1提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿AB线的剖面示意图；
图7是本发明实施例1提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿CD线的剖面示意图；
图8是本发明实施例2提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构示意图；
图9是本发明实施例2提供的一种双向沟槽栅电荷存储型IGBT器件未形成隔离介质层和发射极金属之前的二分之一元胞结构示意图；
图10是本发明实施例2提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿AB线的剖面示意图；
图11是本发明实施例2提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿CD线的剖面示意图；
图12是本发明实施例2提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿EF线的剖面示意图；
图13是本发明实施例2提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿GH线的剖面示意图；
图14是本发明实施例3提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构示意图；
图15是本发明实施例3提供的一种双向沟槽栅电荷存储型IGBT器件形成隔离介质层和发射极金属前的二分之一元胞结构示意图；
图16是本发明实施例3提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿AB线的剖面示意图；
图17是本发明实施例3提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿CD线的剖面示意图；
图18是本发明实施例3提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿EF线的剖面示意图；
图19是本发明实施例3提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿GH线的剖面示意图；
图20是本发明实施例4提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构示意图；
图21是本发明实施例4提供的一种双向沟槽栅电荷存储型IGBT器件未形成隔离介质层和发射极金属之前的二分之一元胞结构示意图；
图22是本发明实施例4提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿AB线的剖面示意图；
图23是本发明实施例4提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿CD线的剖面示意图；
图24是本发明实施例4提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿EF线的剖面示意图；
图25是本发明实施例4提供的一种双向沟槽栅电荷存储型IGBT器件的二分之一元胞结构沿GH线的剖面示意图；
图26是本发明实施例1的制造方法中形成第一沟槽后的二分之一元胞结构示意图；
图27是本发明实施例1的制造方法中形成分裂电极介质层后的二分之一元胞结构示意图；
图28是本发明实施例1的制造方法中形成分裂电极后的二分之一元胞结构示意图；
图29是本发明实施例1的制造方法中形成第二沟槽后的二分之一元胞结构示意图；
图30是本发明实施例1的制造方法中形成栅介质层后的二分之一元胞结构示意图；
图31是本发明实施例1的制造方法中形成栅电极后的二分之一元胞结构示意图；
图32是本发明实施例1的制造方法中形成N+发射区以及P+体接触区后的二分之一元胞结构示意图；
图33是本发明实施例1的制造方法中形成隔离介质层后的二分之一元胞结构示意图；
图34是本发明实施例1的制造方法中形成发射极金属后的二分之一元胞结构示意图；
图35是本发明实施例1的制造方法中完成全部工序后的二分之一元胞结构示意图；
图36是本发明实施例2的制造方法中形成第二栅极沟槽后的二分之一元胞结构示意图；
图37是本发明实施例2的制造方法中形成第二栅电极后的二分之一元胞结构示意图；
图38是本发明实施例2的制造方法中形成N+发射区以及P+体接触区后的二分之一元胞结构示意图；
图39是本发明实施例2的制造方法中形成隔离介质层后的二分之一元胞结构示意图；
图中：1为正面发射极金属，2为正面隔离介质层，3为正面N+发射区，4为正面P+体接触区，5为正面P型基区，6为正面N型电荷存储层，71为正面栅电极，72为正面栅介质层，81为正面分裂电极，82为正面分裂电极介质层，9为N型漂移区，10为正面P型层，21为背面发射极金属，22为背面隔离介质层，23为背面N+发射区，24为背面P+体接触区，25为背面P型基区，26为背面N型电荷存储层，271为背面栅电极，272为背面栅介质层，281为背面分裂电极，282为背面分裂电极介质层，210为背面P型层。
具体实施方式
下面结合说明书附图和具体实施例对本发明的原理和特性进行详细的阐述：
在附图中相同的标号表示相同或者相似的组件或者元素。本发明提供的双向沟槽栅电荷存储型IGBT器件可以是N沟道器件，也可以是P沟道器件，下面以N沟道器件为例进行说明，所属领域技术人员在公开N沟道器件的基础上能够清楚P沟道器件的结构及工作原理。
实施例1：
一种双向沟槽栅电荷存储型IGBT，其二分之一元胞如图4所示，其沿AB线和CD线的剖面如图6和图7所示，以二分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图4；
所述二分之一元胞包括分别设置在N型漂移区9正面和背面的MOS结构；其特征在于：正面MOS结构包括正面发射极金属1、正面隔离介质层2、正面分裂沟槽栅结构、正面第一导电类型半导体发射区3、正面第二导电类型半导体体接触区4、正面第二导电类型半导体基区5和正面第一导电类型半导体电荷存储层6；背面MOS结构包括背面发射极金属21、背面隔离介质层22、背面分裂沟槽栅结构、背面第一导电类型半导体发射区23、背面第二导电类型半导体体接触区24、背面第二导电类型半导体基区25和背面第一导电类型半导体电荷存储层26；
所述正面MOS结构中，所述正面N型电荷存储层6位于N型漂移区9的顶层，所述、正面P型基区5位于正面N型电荷存储层6的顶层，所述正面P+体接触区4和正面N+发射区3相互独立且并列位于正面P型基区5的顶层，其特征在于：正面N+发射区3在正面P型基区5顶层的延伸深度小于正面P型基区5在正面N型电荷存储层6顶层的延伸深度；所述P型漂移区9的顶层还具有正面分裂沟槽栅结构，所述正面分裂沟槽栅结构包括正面栅电极71及其周侧的正面栅介质层72和正面分裂电极81及其周侧的正面分裂电极介质层82；所述正面栅电极71自器件顶层向下穿入的深度小于正面N型电荷存储层6的结深，正面分裂电极81和正面栅电极71在N型漂移区9顶层的延伸方向一致，均是沿如附图3中z轴方向延伸，正面分裂电极81位于正面栅电极71的底部且正面分裂电极81与正面栅电极71之间通过正面栅介质层72相连，并且正面分裂电极81的延伸深度大于正面栅电极71的延伸深度，使得正面分裂电极81半包围正面栅电极71及其周侧的栅介质层72设置，正面分裂电极81向下穿入的深度大于正面N型电荷存储层6的结深；正面栅电极71与正面N+发射区3、正面P型基区5和正面N型电荷存储层6之间通过正面栅介质层72相连；正面分裂电极81与P+体接触区4、P型基区5、正面N型电荷存储层6和N型漂移区9之间通过正面分裂电极介质层82相连；正面栅电极71及其周侧的正面栅介质层72的上表面具有正面隔离介质层2；正面分裂电极81、正面隔离介质层2、正面P+体接触区4和正面N+发射区3的上表面与正面发射极金属1相连；背面MOS结构与正面MOS结构相同，正面MOS结构与背面MOS结构沿N型漂移区9的横向中线镜像对称。
本实施例中，P+体接触区4、24沿z轴方向的尺寸为1～5μm，沿y轴方向的尺寸即结深为0.1～0.3μm；所述P型基区5、25沿x轴方向的尺寸为2～10μm，沿y轴的尺寸即结深为0.3～1μm；所述N型电荷存储层6、26沿y轴的尺寸即结深为0.5～1μm；所述栅电极71、271沿y轴的深度为0.6～1.6um；所述分裂沟槽栅结构的槽深为4～8μm。
实施例2：
一种双向沟槽栅电荷存储型IGBT，其二分之一元胞如图8所示，其沿AB线、CD线、EF线和GH线的剖面如图10至13所示，坐标系的建立方式如实施例，具体参见图8；
本实施例与实施例1的不同在于：本实施例的正面栅电极71在N型漂移区9顶层的延伸深度等于正面分裂电极81的延伸深度，所述正面栅电极71在器件顶层的延伸宽度小于正面分裂电极81的延伸宽度，同时在器件顶层还保留部分正面分裂电极介质层82和一部分正面分裂电极81结构；所述正面分裂电极介质层82的厚度大于正面栅介质层72的厚度；背面MOS结构与正面MOS结构相同且沿N型漂移区9的横向中线镜像对称，其余结构均与实施例1相同。
本实施例通过保留器件顶层一部分分裂电极81、281和分裂电极介质层82、282，避免改变器件沟道密度，影响短路安全工作区特性，同时改变栅电极71、271沿N型漂移区9顶层的延伸深度，并使栅电极71、271沿z轴方向贯穿N型漂移区9，形成了更好的电极引出方式，更利于工艺实现，同时减小了寄生效应，提高了器件的可靠性。
实施例3：
一种双向沟槽栅电荷存储型IGBT，其二分之一元胞如图14所示，其沿AB线、CD线、EF线和GH线的剖面如图16至19所示，坐标系的建立方式如实施例，具体参见图14；
本实施例与实施例2的不同在于：本实施例在器件正面MOS结构顶层没有设置正面正面分裂电极81和分裂电极介质层82结构，正面分裂电极81和正面分裂电极介质层82位于正面栅电极71底部，正面N+发射区3和正面P+体接触区4沿z轴方向的深度相等且小于正面P型基区5沿z轴方向的深度，同时与正面N+发射区3通过正面栅介质层72相连的正面栅电极71的厚度大于未与正面N+发射区3相连的正面栅电极71的厚度；背面MOS结构与正面MOS结构相同且沿N型漂移区9的横向中线镜像对称。
本实施例通过改变栅电极71、271的宽度，使得在相同的栅压下，与栅电极71、271通过栅介质层72、272连接的P型基区5、25表面沿z轴方向的在中间部分形成反型层时其两端部分并不会形成反型层，这样也不会增大器件的沟道密度，不会影响器件的短路安全工作区特性，同时栅电极沿z轴方向贯穿N-漂移区9的设置形成了更好的电极引出方式，更利于工艺实现，同时减小了寄生效应，提高了器件的可靠性。
实施例4：
一种双向沟槽栅电荷存储型IGBT，其二分之一元胞如图20所示，其沿AB线、CD线、EF线和GH线的剖面如图22至25所示，坐标系的建立方式如实施例，具体参见图20；
本实施例与实施例3的不同之处在于：正面MOS结构中分裂沟槽栅结构底部引入P型层10，所述P型层10与分裂电极81之间通过分裂电极介质层82相连，所述P型层10、210的结深为0.5～1μm，作为优选方式，P型层10向侧边横向延伸至N型电荷存储层6下方的N型漂移区9中；背面MOS结构的改进与上述正面MOS结构的改进相同，且背面MOS结构与正面MOS结构相同且沿N型漂移区9的横向中线镜像对称，其余结构均与实施例2相同。
本实施例以此结构屏蔽了N型电荷存储层中负电荷的影响，降低了栅极电容，同时改善了沟槽底部电场集中，提高了器件的击穿电压和可靠性。
实施例5：
一种双向沟槽栅电荷存储型IGBT，其二分之一元胞结构与实施例1的不同之处在于：背面MOS结构与正面MOS结构沿N型漂移区9的横向中线交叉对称，其余结构均与实施例1相同。
除了正/背面N沟道MOS结构沿N型漂移区9的横向中线中心对称以外，其余结构均与实施例1相同，器件的性能也与实施例1相同。
实施例6：
本实施例以1200V电压等级的双向沟槽栅电荷存储型IGBT为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
一种双向沟槽栅电荷存储型IGBT的制作方法，其特征在于，包括如下步骤：
步骤1：采用两个相同的N型轻掺杂单晶硅片作为器件的N型漂移区9，所选硅片的厚度为300～600μm，掺杂浓度为1013～1014个/cm3；
步骤2：采用相同的工艺分别在两个硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入N型杂质制得N型电荷存储层，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2；再在N型电荷存储层上方通过离子注入P型杂质并退火处理制得P型基区，离子注入的能量为60～120keV，注入剂量为1013～1014个/cm2，退火温度为1100～1150℃，退火时间为10～30分钟，在P型基区顶层通过离子注入P型杂质并退火处理制得P+体接触区，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，退火时间为20～30分钟；
步骤3：采用相同的工艺分别在两个硅片表面淀积厚度为700～1000nm的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区9上刻蚀形成第一沟槽，如附图26所示，第一沟槽从器件前端延伸至器件后端，且第一沟槽的深度大于N型电荷存储层的结深；
步骤4：于1050℃～1150℃的O2气氛下，采用相同的工艺分别在第一沟槽内壁形成介质层作为分裂电极介质层，如附图27所示；而后于750℃～950℃下，在所述第一沟槽内淀积电极材料形成分裂电极，本实施例采用多晶硅材料作为分裂电极材料，如附图28所示；
步骤5：采用相同的工艺分别在两个硅片表面淀积厚度为700～1000nm的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀去除前一步骤形成的部分分裂电极及其周侧的分裂电极介质层，进而形成第二沟槽，所述第二沟槽与第一沟槽沿器件顶层的延伸方向一致，第二沟槽的深度小于N型电荷存储层的结深，如附图29所示，；
步骤6：于1050℃～1150℃的O2气氛下，采用相同的工艺分别在第二沟槽内壁形成介质层作为栅介质层，如附图30所示；而后于750℃～950℃下，在所述第二沟槽内淀积电极材料作为栅电极，本实施例采用多晶硅材料作为栅电极材料；第一沟槽内的分裂电极及其周侧的分裂电极介质层和第二沟槽内的栅电极及栅介质层形成分裂沟槽栅结构，分裂沟槽栅结构如附图31所示；
步骤7：采用相同的光刻、离子注入工艺，在P型基区的顶层注入N型杂质，离子注入N型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2，制得与P+体接触区并列设置且与栅电极通过栅介质层相连的N+发射区，所述N+发射区在P型基区顶层的延伸深度小于P型基区在N型电荷存储层顶层的延伸深度，并且所述N+发射区在P型基区顶层的延伸深度与栅电极在N型漂移区9的延伸深度相同；如附图32所示；
步骤8：如附图33所示，采用相同的工艺分别在器件表面淀积介质层；采用光刻、刻蚀工艺，在栅电极和栅介质层上表面形成隔离介质层2；
步骤9：如附图34所示，采用相同的工艺分别在器件表面淀积金属；采用光刻、刻蚀工艺，在隔离介质层2、N+发射区、P+体接触区和分裂电极和分裂电极介质层上表面形成发射极金属；翻转硅片，采用相同的工艺减薄两个硅片的厚度，然后将这两个完全相同的半导体片背对背采用键合工艺形成双向沟槽栅电荷存储型IGBT器件，如附图35所示，至此完成器件的制备。
需要说明的是，本实施给出的制备方法中，器件表面的横向位置对应说明书附图示出坐标系的x轴方向，器件表面的纵向位置对应说明书附图示出坐标系的z轴方向，下文不再赘述。
进一步地，步骤3可以分两步分别形成P型基区和P+体接触区；或者可以在步骤8时再形成P+体接触区4；
进一步地，可以先形成沟槽再离子注入形成N型电荷存储层、P型基区和P+体接触区，即步骤3和步骤4的顺序可以交换；
进一步地，栅电极71在N型漂移区9顶层的延伸深度等于分裂电极81的延伸深度，栅电极71在器件顶层延伸的宽度小于分裂电极81的延伸宽度，同时在器件顶层还保留部分分裂电极介质层82和一部分分裂电极81结构，分裂电极介质层82的厚度大于栅介质层72的厚度，即可得到图8所示的结构。
进一步地，如附图36至39所示，N+发射区和P+体接触区并列位于P型基区顶层沿z轴方向的中部，此时栅电极沿z轴方向贯穿N型漂移区，且在沿z轴方向栅电极通过栅介质层与N+发射区相连的部分沿x轴方向的宽度大于未与N+发射区相连即与P型基区相连的部分沿x轴方向的宽度，即栅电极在xoz面的形状为“凸”字形，即可得到图14所示的结构。
进一步地，步骤3可增加离子注入步骤在分裂沟槽栅结构底部形成P型层，即可得到图20所示的结构。
进一步地，隔离介质层、栅介质层和分裂电极介质层的材料可以采用同种材料也可以采用不同种材料组合。
进一步地，上述器件结构和制备方法是以N沟道IGBT器件为例来说明，但本发明同样适用于P沟道IGBT器件的制备，文中不再赘述。
以上为本发明的优选实施例，通过上述说明内容，本领域技术人员能够在不偏离本发明技术思想的范围内，进行多种多样的变更以及修改。因此本发明的技术性范围并不局限于说明书的内容，凡依本发明申请专利范围所作的均等变化与修饰，皆应属于本发明的涵盖范围。