本发明属于功率半导体技术领域，涉及一种槽栅短路阳极soiligbt(lateralinsulatedgatebipolartransistor，横向绝缘栅双极型晶体管)。
背景技术：
igbt是mosfet(金属氧化物半导体场效应晶体管)和bjt(双极结型晶体管)相结合的新器件，它不仅具备mosfet的高输入阻抗和bjt的低导通电阻两方面的优点，并且同时实现了高的击穿电压和正向大电流。其中横向igbt(ligbt)易于集成在硅基、尤其是soi基的功率集成电路中，soi基ligbt可完全消除体硅ligbt衬底空穴电子对注入，且采用介质隔离的soi技术易实现器件的完全电气隔离，促使soiligbt广泛应用于电力电子、工业自动化、航空航天等高新技术产业。
igbt在关态时，阳极区的电子势垒迫使存储在漂移区的载流子通过复合消失，使得igbt的关断速度减慢。而短路阳极技术是在阳极端引入n型阳极区，存储在漂移区内的大量电子可通过其快速抽取，电流拖尾时间减小，关断速度加快，从而小其关断损耗，进而也获得导通压降和关断损耗的良好折衷。但短路阳极结构的引入，使得器件在开启时进行单双极模式的转换，给器件带来电压折回效应，影响器件电流分布的均匀性。同时短路阳极结构的引入会使阳极空穴注入效率低、导通压降大。
技术实现要素：
本发明的目的，就是针对上述问题，提出一种新型的槽栅短路阳极结构，可在小元胞尺寸下消除电压折回效应，同时获得低导通压降和低关断损耗。
本发明的技术方案是：
一种槽栅短路阳极soiligbt，包括自下而上依次层叠设置的p衬底1、埋氧层2和顶部半导体层；所述的顶部半导体层具有n型漂移区3，n型漂移区3一侧有p阱区4，另一侧为阳极结构；所述p阱区4的上表面具有n+阴极区5和p+体接触区6，所述p+体接触区6引出端为阴极；在p阱区4中具有从表面贯穿p阱区4且底部延伸至n型半导体漂移区3中的槽栅7和阴极槽8，所述槽栅7与n+阴极区5相接触，所述阴极槽8与p+体接触区6相接触，所述槽栅7和阴极槽8中分别具有位于槽内壁的第一绝缘介质层71和第二绝缘介质层81以及由绝缘介质层包围的第一导电材料72和第二导电材料82，由槽栅7中的第一导电材料72引出栅电极，形成槽栅结构，阴极槽8中的第二导电材料82与阴极相连；所述阳极结构包括位于n型漂移区3表面的电场截止区9，所述电场截止区9上表面具有p+阳极区10和n+阳极区11，所述p+阳极区10位于靠近p阱区4的一侧，所述p+阳极区10和n+阳极区11的共同引出端为阳极；所述n+阳极区11正下方具有p体区12；所述电场截止区9中具有从表面贯穿n+阳极区11和p体区12的阳极槽13，所述阳极槽13中具有位于槽内壁的第三绝缘介质层131和由第三绝缘介质层131包围的第三导电材料132，所述第三导电材料132与阳极连接。
本发明与传统的短路阳极ligbt相比，阳极端引入连接阳极电位的阳极槽，且在n+阳极区正下方引入p体区；阴极区引入槽栅和连接阴极的阴极槽。器件关断时，阳极槽接高电位，阳极区的nmos自开启，加快存储在漂移区内电子的抽取，减小关断时间和关断能量损耗；器件处于高压大电流状态时，阴极槽形成空穴旁路，抑制闩锁效应的发生。器件导通时，受到p体区电子势垒阻挡，漂移区内电子电流不易被n+阳极收集，消除了电压折回效应，并且阴极的槽栅结构可多个并联，增大沟道密度，降低导通压降。
进一步的，所述槽栅7和阴极槽8为多个，且沿器件横向方向交替排列。
进一步的，所述n+阴极区5连接阴极。
进一步的，所述n+阴极区部分连接阴极，部分浮空。
进一步的，所述阳极槽13为多个，且沿器件横向方向依次排列。
本发明的有益效果为，相比于传统ligbt，具有更快的关断速度和和更低的损耗；相比于传统短路阳极ligbt，本发明在更小的横向元胞尺寸下消除了电压折回现象，具有更低的导通压降。
附图说明
图1为实施例1的结构示意图；
图2为实施例2的结构示意图；
图3为实施例3的结构示意图；
图4为实施例4的结构示意图；
图5为实施例5的结构示意图；
具体实施方式
实施例1
如图1所示，本例的soiligbt，包括自下而上依次层叠设置的p衬底1、埋氧层2和顶部半导体层；所述的顶部半导体层具有n型漂移区3，n型漂移区3一侧有p阱区4，另一侧为阳极结构；所述p阱区4的上表面具有n+阴极区5和p+体接触区6，所述p+体接触区6引出端为阴极；在p阱区4中具有从表面贯穿p阱区4且底部延伸至n型半导体漂移区3中的槽栅7和阴极槽8，所述槽栅7与n+阴极区5相接触，所述阴极槽8与p+体接触区6相接触，所述槽栅7和阴极槽8中分别具有位于槽内壁的第一绝缘介质层71和第二绝缘介质层81以及由绝缘介质层包围的第一导电材料72和第二导电材料82，由槽栅7中的第一导电材料72引出栅电极，形成槽栅结构，阴极槽8中的第二导电材料82与阴极相连；所述阳极结构包括位于n型漂移区3表面的电场截止区9，所述电场截止区9上表面具有p+阳极区10和n+阳极区11，所述p+阳极区10位于靠近p阱区4的一侧，所述p+阳极区10和n+阳极区11的共同引出端为阳极；所述n+阳极区11正下方具有p体区12；所述电场截止区9中具有从表面贯穿n+阳极区11和p体区12的阳极槽13，所述阳极槽13中具有位于槽内壁的第三绝缘介质层131和由第三绝缘介质层131包围的第三导电材料132，所述第三导电材料132与阳极连接。
本例的工作原理为：
与传统的短路阳极ligbt相比，本例在阳极端引入连接阳极电位的阳极槽13，且在n+阳极区正下方引入p体区12；阴极区引入槽栅和连接阴极的阴极槽。器件关断时，阳极槽接高电位，阳极区的nmos自开启，加快存储在漂移区内电子的抽取，减小关断时间和关断能量损耗；器件处于高压大电流状态时，阴极槽形成空穴旁路，抑制闩锁效应的发生。器件导通时，受到p体区电子势垒阻挡，漂移区内电子电流不易被n+阳极收集，消除了电压折回效应，并且阴极的槽栅结构可多个并联，增大沟道密度，降低导通压降。
实施例2
如图2所示，与实施例1相比，本例中槽栅7和阴极槽8为多个，且沿器件横向方向交替排列。多个槽栅增大了器件的沟道密度，降低了导通压降。
实施例3
如图3所示，与实施例2相比，本例中n+阴极区5连接阴极。
实施例4
如图4所示，与实施例2相比，本例中n+阴极区部分连接阴极，部分浮空，在提高器件的沟道密度的同时改善了短路能力。
实施例5
如图5所示，与实施例1相比，本例中阳极槽13为多个，且沿器件横向方向依次排列。多个阳极槽增加了电子抽取路径，可以进一步减小器件的关断时间和关断损耗。