本发明涉及半导体技术，特别涉及应变金属氧化物半导体场效应晶体管(mosfet，metaloxidesemiconductorfield-effecttransistor)，具体为一种具有表面应力调制结构的应变pmosfet。
背景技术：
随着集成电路的发展，器件的尺寸变得越来越小，通过等比例缩小来提高硅基mosfet(金属氧化物半导体场效应晶体管)性能的方法受到越来越多物理、工艺的限制，在小尺寸的制造工艺下，应变硅(strainedsilicon，ssi)技术通过应力的引入使得器件的载流子迁移率有较大的提高，使得器件的输出电流得以提升，进而提高电路的性能，并且能够与现有si工艺兼容，因此受到广泛地关注和研究，并被应用于集成电路的制造中。
目前氮化硅盖帽层技术在应变cmos(互补金属氧化物半导体)中有着广泛应用。在cmos集成电路制造中，经常会在芯片表面淀积张应变氮化硅盖帽层以提升nmosfet性能，但该盖帽层往往会造成pmosfet性能退化，引入张应变氮化硅盖帽层的cmos剖面图如图1所示。为了避免由于张应变氮化硅盖帽层所造成的pmosfet性能退化的问题，工业界一般采用选择性刻蚀去掉pmosfet表面张应变氮化硅盖帽层的方法来解决该问题，刻蚀pmosfet表面的张应变氮化硅盖帽层的cmos剖面图如图2所示，但这种方法又同时带来了工艺复杂性增加的问题，进而直接导致了工艺成本的增大及成品率的降低。
技术实现要素：
针对上述张应变盖帽层造成的pmosfet性能退化的问题，本发明提供了一种具有表面应力调制结构的应变pmosfet，能够在抑制张应变盖帽层造成的pmosfet性能退化的同时，避免刻蚀pmosfet表面张应变盖帽层，从而降低工艺复杂度。
本发明的技术方案为：
一种具有表面应力调制结构的应变pmosfet，包括半导体衬底1、栅氧化层2、栅极3、源极、漏极和两个重掺杂区，所述半导体衬底1上从下至上依次设置所述栅氧化层2和所述栅极3，所述两个重掺杂区设置在所述半导体衬底1内并位于所述栅极3两侧，所述两个重掺杂区分别为源区5和漏区6，所述源极设置在所述源区5上并与所述源区5接触，所述漏极设置在所述漏区6上并与所述漏区6接触；
所述半导体衬底1上还设置有至少一个绝缘介质层8，所述绝缘介质层8设置在所述重掺杂区远离所述栅极3的一侧并与所述重掺杂区相邻；
包括所述绝缘介质层8、重掺杂区和栅极3的上表面覆盖有一层张应变盖帽层10。
具体的，所述绝缘介质层8为两个，分别位于所述源区5和漏区6远离栅极3的一侧。
具体的，还包括设置在半导体衬底1上的两个轻掺杂漏区7，所述两个轻掺杂漏区7分别与所述源区5和漏区6并列设置在所述栅极3两侧，所述栅氧化层2设置在两个轻掺杂漏区7之间的所述半导体衬底1上。
具体的，所述栅极3靠近所述源极和漏极的两侧各设置有一个侧墙4，所述两个侧墙4的下表面分别与所述两个轻掺杂漏区7的上表面接触。
具体的，所述重掺杂区远离所述栅极3的一侧设置有浅槽隔离区9，所述浅槽隔离区9与所述重掺杂区接触，所述绝缘介质层8设置在所述浅槽隔离区9上。
具体的，所述绝缘介质层8的垂直高度不低于所述栅极3的垂直高度的0.5倍。
具体的，所述绝缘介质层8为多层结构。
具体的，所述绝缘介质层8的材料为二氧化硅、氮化硅或其他与cmos工艺兼容的材料。
具体的，所述张应变盖帽层10的材料为氮化硅。
具体的，选择性刻蚀源区5上方覆盖的部分张应变盖帽层10形成接触孔，在接触孔中淀积源极材料，所述源极材料与源区5上表面接触反应形成源极；选择性刻蚀漏区6上方覆盖的部分张应变盖帽层10形成接触孔，在接触孔中淀积漏极材料，所述漏极材料与漏区6上表面接触形成漏极。
本发明的原理为：
对常规的采用张应变盖帽层作为应力源的应变mosfet器件而言，在源漏区域、侧墙以及栅极三个区域的盖帽层的共同作用下，器件沟道区域内形成了张应力。其中侧墙和栅极区的盖帽层向沟道区域引入的应力类型为压应力，而源漏区的盖帽层向沟道区域引入的应力类型为张应力。由于源漏区的盖帽层在沟道区域引入的张应力大于侧墙、栅极引入的压应力，从而最终在沟道区域形成了张应力。
本发明提供的具有表面应力调制结构的应变pmosfet，由于在紧靠重掺杂区设置了绝缘介质层8，从而在栅极3到绝缘介质层8之间形成了槽形结构11，这改变了源漏区域的张应变盖帽层10原有的几何结构和力学特性，使得其在沟道内引入的张应力减小，这导致沟道区域内的力学平衡发生改变，使得器件沟道区域的张应力有了很大程度的弛豫，沟道区域内张应力的降低有效地抑制了pmosfet性能的退化。
本发明的有益效果是：本发明提出的应变pmosfet，通过绝缘介质层8到栅极3之间的槽形结构11构成表面应力调制结构，抑制了张应变盖帽层10造成的pmosfet性能的下降；对于使用张应变盖帽层来提升nmosfet性能的cmos集成电路而言，在采用具有上述表面应力调制结构的pmosfet后，能够避免pmosfet表面张应变盖帽层刻蚀工艺，从而降低工艺的复杂度。
附图说明
图1为引入张应变氮化硅盖帽层的cmos剖面图。
图2为刻蚀pmosfet表面的张应变氮化硅盖帽层的cmos剖面图。
图3为实施例中在半导体衬底上淀积氧化层12和氮化层13的剖视图。
图4为实施例中刻蚀浅槽结构的剖视图。
图5为实施例中形成浅槽隔离区9的剖视图。
图6为实施例中在紧靠源漏外侧表面处形成两个绝缘介质层8的剖视图。
图7为实施例中在形成绝缘介质层8和浅槽隔离区9的半导体衬底1上生长栅氧化层2、制作栅极3、侧墙4及进行栅源漏掺杂后的剖视图。
图8为实施例中的具有表面应力调制结构的应变pmosfet中紧靠源区5、漏区6外侧表面的两个绝缘介质层8为单层结构时的剖视图。
图9为实施例中的具有表面应力调制结构的应变pmosfet中紧靠源区5、漏区6外侧表面的两个绝缘介质层8为多层结构时的剖视图。
图10为45nm沟道长度下具有表面应力调制结构的应变pmosfet与常规结构的应变pmosfet的沟道应力分布示意图。
图11为具有表面应力调制结构的应变pmosfet的立体结构示意图。
附图标记：1-半导体衬底，2-栅氧化层，3-栅极，4-侧墙，5-源区，6-漏区，7-轻掺杂漏区，8-绝缘介质层，9-浅槽隔离区，10-张应变盖帽层，11-槽形结构(即表面应力调制结构)，12-氧化层，13-氮化层。
具体实施方式
下面结合附图及实施例，详细描述本发明的技术方案。
本发明提供的一种具有表面应力调制结构的应变pmosfet，包括半导体衬底1、栅氧化层2、栅极3、源极、漏极和两个重掺杂区，半导体衬底1上从下至上依次设置栅氧化层2和栅极3，两个重掺杂区设置在半导体衬底1内并位于栅极3两侧，两个重掺杂区分别为源区5和漏区6，源极设置在源区5上并于源区5接触，漏极设置在漏区6上并与漏区6接触，半导体衬底1上还设置有至少一个绝缘介质层8，绝缘介质层8设置在重掺杂区远离栅极3的一侧并与重掺杂区相邻；包括绝缘介质层8、重掺杂区和栅极3的上表面覆盖有一层张应变盖帽层10。
下面以绝缘介质层8为两个作为实施例详细描述本发明，如图8所示，两个绝缘介质层8分别位于源区5和漏区6远离栅极3的一侧并分别与源区5和漏区6上表面的边界接触。本实施例中通过选择性刻蚀源区5上方覆盖的部分张应变盖帽层10形成接触孔，在接触孔中淀积源极材料，所述源极材料与源区5上表面接触反应形成源极；选择性刻蚀漏区6上方覆盖的部分张应变盖帽层10形成接触孔，在接触孔中淀积漏极材料，所述漏极材料与漏区6上表面接触形成漏极。本实施例中还包括设置在半导体衬底1上的两个轻掺杂漏区7，源区5与一个轻掺杂漏区7并列设置在半导体衬底1上表面靠近源极的位置，漏区6与另一个轻掺杂漏区7并列设置在半导体衬底1上表面靠近漏极位置，栅氧化层2设置在两个轻掺杂漏区7之间的半导体衬底1上。栅极3靠近源极和漏极的两侧各设置有一个侧墙4，两个侧墙4的下表面分别与两个轻掺杂漏区7的上表面接触。本实施例中源区5和漏区6远离栅极的一侧各设置有一个浅槽隔离区9，浅槽隔离区9内填充绝缘介质，两个浅槽隔离区9分别紧靠源区5和漏区6的侧面，两个绝缘介质层8分别设置在两个浅槽隔离区9上。这样在栅极3两侧到两个绝缘介质层8之间的源区5和漏区6上方区域分别形成了两个槽形结构11，槽形结构11即为表面应力调制结构，在包括上述槽形结构11、绝缘介质层8、栅极3的整个器件表面覆盖一层张应变盖帽层10，本实施例中的张应变盖帽层10的材料为氮化硅，厚度为80nm。
绝缘介质层8的材料可以为二氧化硅、氮化硅或其他与cmos工艺兼容的材料。
绝缘介质层8可以为单层结构或多层结构，绝缘介质层8为单层结构时的剖视图如图8所示，绝缘介质层8为多层结构时的剖视图如图9所示。
一些实施例中绝缘介质层8的垂直高度不低于栅极3的垂直高度的0.5倍。
在cmos工艺环境下，本实施例提出的具有表面应力调制结构的应变pmosfet的制作方法，包括如下步骤：
步骤1、在已掺杂的n型半导体衬底1上依次覆盖氧化层12和氮化层13，如图3所示；
步骤2、图形化刻蚀氮化层13、氧化层12和半导体衬底1，在半导体衬底1中形成两个浅槽结构，如图4所示；
步骤3、在已有浅槽结构的半导体衬底1上方淀积绝缘介质，使得绝缘介质填满浅槽结构，然后进行化学机械抛光cmp处理，退火，最后湿法去氮化层13和氧化层12，从而形成浅槽隔离区9，如图5所示；
步骤4、在形成浅槽隔离区9的半导体衬底1的表面淀积绝缘介质层8，该绝缘介质层8厚度为150nm，并对其进行图形化刻蚀，从而在浅槽隔离区9上方的半导体衬底1表面形成两个绝缘介质层8，如图6所示；
步骤5、对已形成浅槽隔离区9和两个绝缘介质层8的半导体衬底1进行离子注入确定两个有源区，两个有源区包括以后的源区5、漏区6及两个轻掺杂漏区7的位置；
步骤6、在两个有源区之间的半导体衬底1上生长栅氧化层2，并在其上淀积栅材料，刻蚀形成栅电极3，再在栅电极3两侧形成侧墙4；
步骤7、利用栅自对准工艺对有源区进行两次p型离子注入，分别形成两个轻掺杂漏区7、源区5及漏区6，如图7所示；
步骤8、在整个器件上表面淀积一层本征张应变氮化硅盖帽层10，该本征张应变氮化硅盖帽层10的厚度为80nm，本征张应力为1gpa，如图8所示。后续工艺与现有cmos制作工艺一致，最终得到具有表面应力调制结构的应变pmosfet。
如图10，为在cmos工艺环境下，对于采用张应变氮化硅盖帽层技术的45nm沟道长度的pmosfet，具有表面应力调制结构的应变pmosfet与常规结构的应变pmosfet的沟道应力分布示意图。从沟道区的应力分布可以看出，具有表面应力调制结构的应变pmosfet相对于常规结构的应变pmosfet而言，表面应力调制结构能有效地弛豫pmosfet沟道中的张应力，沟道区张应力弛豫的幅度约为常规结构的3/4。因此，使用如图8所示的具有表面应力调制结构的应变pmosfet后，有效地抑制了张应变氮化硅盖帽层所造成的pmosfet性能的下降。采用该结构可避免pmosfet表面张应变氮化硅盖帽层刻蚀工艺，从而降低工艺的复杂度。
本发明采用表面应力调制结构来控制pmosfet器件沟道区域内的张应力，使其弛豫，从而抑制张应变氮化硅盖帽层10对pmosfet性能的不利影响。由于避免了对pmosfet表面的张应变氮化硅盖帽层进行刻蚀，工艺复杂度得以降低。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。