本发明涉及半导体器件，并且尤其涉及在这种器件中具有不同化学性质的半导体结构的集成。
背景技术：
在半导体器件的制造中，将包括不同的半导体材料(诸如不同的沟道材料)的半导体结构共同集成可能是有用的。然而，这种共同集成通常难以实现。例如，第一个问题可能是归因于第一半导体材料在不同半导体材料上的外延生长方面的困难。另一个问题也可能是器件布局的增加的复杂性及其对几个模块的影响，例如，对于不同的沟道材料可能需要分开的内侧壁模块，并且做这些通常并不是简单的事情。另一个问题还可能是不同半导体材料之间的垂直未对准，例如，在其中Si和SiGe层的交替堆叠被形成的情况下，在该情况中，交替地Si和SiGe相对于彼此选择性地被蚀刻，其余的Si和SiGe结构将相对于彼此垂直移位。
US9257450B2描述了一种方法，该方法用于形成第一和第二半导体材料的交替层的堆叠，从堆叠中形成鳍，并选择性地将第二半导体材料的侧壁部分从鳍中移除，以在其中定义凹槽。一种可能的用于集成具有不同化学性质的半导体结构的方法被进一步公开为在衬底上的不同区域中形成包括不同的第一和第二半导体材料的不同的交替层堆叠；然而，在衬底上形成这种不同的堆叠通常并不简单。这一点在期望紧密集成不同的材料，需要形成小尺寸的紧密堆积的堆叠时尤其如此。
因此，在技术上仍然需要改进一些或所有这些问题的方法和器件。
技术实现要素：
本发明的目的是提供用于集成不同化学性质的半导体结构的良好方法和器件。
本发明的各实施例的优点是，集成半导体结构在化学成分上不同，从而使不同的子器件能够被区别地调整(例如，针对n-和p-器件使用不同的材料)。
本发明的各实施例的优点是，不同半导体结构的化学成分可以很容易地在很少或没有集成问题的情况下被独立调整。
本发明的各实施例的优点是，它们允许在CMOS器件中将Si(或Si1-xGex，其中0≤x<1)沟道与Ge(或Si1-x’Gex’，其中x<x’≤1)沟道共同集成。
本发明的各实施例的优点是，在同一半导体器件内的不同子器件中的对应半导体结构之间没有垂直位移。以上目的通过根据本发明的方法和设备来实现。
在第一方面，本发明涉及用于在半导体器件中将Si1-xGex结构与Si1-x’Gex’结构集成的方法，包括：
a.提供包括多个Si1-xGex结构的器件，其中0≤x<1，
b.在Si1-xGex结构的子集上沉积GeO2层，以及
c.以足够高的温度加热至少Si1-xGex结构的子集并且达足够长的时间，以将Si1-xGex结构的子集变换为Si1-x’Gex’结构的子集，其中x’>x。
在第二方面，本发明还涉及一种半导体器件，包括
i.Si1-xGex结构，其中0≤x<1，以及
ii.Si1-x’Gex’结构，其中x<x’≤1，以及
iii.Si1-x’Gex’结构上的Si1-yGeyO2层，其中0<y<1。
在第三方面，本发明还涉及一种半导体器件，包括：
－具有顶表面的衬底，
－具有第一纵轴的纵向Si1-xGex结构，该第一纵轴平行于衬底的顶表面并与该顶表面相隔非零间距d。
－具有第二纵轴的纵向Si1-x’Gex’结构，该第二纵轴平行于衬底的顶表面并与该顶表面相隔非零间距d，使第一和第二纵轴两者都属于平行于衬底的顶表面的同一平面。
本发明的特别和优选方面在所附独立和从属权利要求中阐述。从属权利要求中的特征可以与独立权利要求的特征以及其他从属权利要求的特征适当地结合，而不仅仅是如在权利要求中明确阐述的。
尽管本领域中的设备在不断地改进、改变和发展，但是相信本发明概念代表了包括偏离先前实践的充分新颖且独创的进步，从而提供了更高效、稳定和可靠的具有此性质的设备。
从下面结合附图的详细描述中，本发明的上述和其他特性、特征和优点将变得显而易见，附图通过示例的方式解说了本发明的原理。给出本描述仅仅是出于解说的目的，而并不限制本发明的范围。以下引用的参考图涉及附图。
附图说明
图1是根据本发明的一个实施例的将Si1-xGex纳米线转换为Si1-x’Gex’纳米线的方法的示意性表示。
图2是显示了根据本发明的方法中的主要步骤的流程图。
图3是不使用本发明的概念的将Si1-xGex纳米线FET转换为Si1-x’Gex’纳米线FET的方法的示意性表示。
图4是根据本发明的实施例的将Si1-xGex纳米线FET与Si1-x’Gex’纳米线FET集成的方法的示意性表示。
图5是根据本发明的实施例的使用虚源极/漏极将Si1-xGex纳米线FET与Si1-x’Gex’纳米线FET集成的方法的示意性表示。
在不同的附图中，相同的附图标记指代相同或相似的元素。
具体实施方式
将针对具体实施例且参考特定附图来描述本发明，但是本发明不限于此而仅由权利要求书来限定。所描述的附图只是示意性的且非限制性的。在附图中，出于解说性目的，可将一些元素的尺寸放大且未按比例绘制。维度和相对维度不对应于本发明实践的实际缩减。
此外，说明书和权利要求中的术语第一、第二和第三等用于区别类似的元件，而不一定用于描述时间、空间、排名或任何其他方式的顺序。应该理解，如此使用的这些术语在合适情况下可以互换，并且本文描述的本发明的实施例能够以除了本文描述或说明的之外的其他顺序来操作。
此外，说明书和权利要求中的术语顶、之上、上等等用于描述性的目的，并且不一定用于描述相对位置。应该理解，如此使用的这些术语在合适情况下可以用他们的反义词(例如，底、之下等)互换，并且本文描述的本发明的实施例能够以除了本文描述或说明的之外的其他取向来操作。
应注意，在权利要求中使用的术语“包括”不应当被解释为受限于其后所列出的装置/手段；它不排除其它元件或步骤。由此该术语被解释为指定所陈述的特征、整数、步骤或组件的存在，但不排除一个或多个其他特征、整数、步骤或组件，或其群组的存在或添加。因此，措辞“一种包括装置A和B的设备”的范围不应当被限定于仅由组件A和B构成的设备。这意味着该设备的唯一与本发明有关的组件是A和B。
贯穿本说明书对“一个实施例”或“一实施例”的引用意指结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。由此，短语在“一个实施例中”或在“一实施例中”贯穿本说明书在各个地方的出现并不一定全部引用同一实施例，而是可以引用同一实施例。此外，在一个或多个实施例中，如本领域普通技术人员会从本公开中显而易见的，特定特征、结构或特性可以用任何合适的方式进行组合。
类似地，应当理解的是，在本发明的示例性实施例的描述中，本发明的各个特征有时在单个实施例、附图及其描述中被组合到一起，以用于将本公开内容连成整体并帮助理解各个发明方面中的一个或多个方面的目的。然而，这种公开方法不应被解释为反映所要求保护的本发明需要比每项权利要求中所明确记载的更多特征的意图。相反，如所附权利要求所反映的，各发明性方面存在于比单个前述公开的实施例的全部特征更少的特征。由此，详细描述之后所附的权利要求由此被明确纳入该详细描述中，其中每一项权利要求本身代表本发明的单独实施例。
此外，尽管本文所描述的一些实施例包括其他实施例中所包括的一些特征但没有其他实施例中包括的其他特征，但是不同实施例的特征的组合旨在落在本发明的范围内，并且形成如本领域技术人员所理解的不同实施例。例如，在所附的权利要求书中，所要求保护的实施例中的任何实施例均可以任何组合来使用。
进一步，实施例中的一些此处被描述为可由计算系统的处理器或实现该功能的其他装置实现的方法或方法的要素组合。因此，具有用于执行这种方法或方法的元素的必要指令的处理器形成用于执行方法或方法的元素的装置。进一步，装置实施例的此处所描述的要素是用于实现由实现本发明的目的的部件所执行的功能的装置。
在本文所提供的描述中，阐述了众多具体细节。然而应理解，在没有这些具体细节的情况下也可实践本发明的实施例。在其他实例中，公知的方法、结构和技术未被详细示出以免混淆对本描述的理解。
提供以下术语仅仅是为了帮助对本发明的理解。
如本文所使用的，当第一材料被称为相对于第二材料被选择性地蚀刻时，这意味着第一材料比起第二材料被蚀刻得更快。优选地，蚀刻工艺对第一材料进行蚀刻比起对第二材料将至少快两倍，或更优选地至少快五倍，还更优选地至少快10倍。在一些优选实施例中，可基本上不通过蚀刻工艺来蚀刻第二材料。
在第一方面，本发明涉及用于在半导体器件中将Si1-xGex结构与Si1-x’Gex’结构集成的方法，包括：
a.提供包括多个Si1-xGex结构的器件，其中0≤x<1，
b.在Si1-xGex结构的子集上沉积GeO2层，以及
c.以足够高的温度加热至少Si1-xGex结构的子集并且达足够长的时间，以将Si1-xGex结构的子集变换为Si1-x’Gex’结构的子集，其中x’>x。这第一个方面在图2的流程图中被表示。
本发明中的半导体器件通常包括至少一个子器件，例如晶体管(例如，场效应晶体管)，优选是至少两个子器件。在各实施例中，所述至少两个子器件之一可能包括至少一个Si1-xGex结构，而所述至少两个子器件中的另一个的可包括至少一个Si1-x’Gex’结构。在各实施例中，包括至少一个Si1-xGex结构的子器件可不包含任何Si1-x’Gex’结构。在各实施例中，包括至少一个Si1-x’Gex’结构的子器件可不包含任何Si1-xGex结构。在各实施例中，Si1-xGex和Si1-x’Gex’结构可以是晶体管沟道。
Si1-xGex结构具有使得0≤x<1的成份。在各实施例中，Si1-xGex结构可以是SiGe或Si结构。在各实施例中，步骤a中提供的Si1-xGex结构可以有至少一个维度等于或小于25nm，优选是15nm，但更优选是10nm维度。例如，该至少一个维度可以是例如该结构的长度、宽度或高度。该至少一个维度通常是该结构的宽度和/或高度。在各实施例中，各步骤中提供的Si1-xGex结构可以是纳米线或纳米片。在各实施例中，Si1-xGex结构可以是宽度为3至20nm、优选为5至10nm，以及高度为3至20nm、优选为5至10nm的纳米线。如果纳米线有一个圆形的横截面，那么它的宽度和/或高度通常是相等的，并且也可以被称为纳米线的直径。
Si1-x’Gex’结构具有使得x’>x的成份。例如x’可以从0.05到1，优选是从0.2到1。在各实施例中，Si1-x’Gex’结构可以由此是SiGe或Ge结构。例如，x可以是0而x’可以是从0.25到0.45，或x可以是从0.50到0.70而x’可以是1。
在Si1-xGex结构的子集上沉积GeO2层的步骤b可通常包括掩膜不将被转换为Si1-x’Gex’结构的Si1-xGex结构的互补子集。例如，掩膜层可被应用在多个Si1-xGex结构上，且掩膜可以在要被转换的那个子集之上被打开。对于本领域技术人员来说，很明显，这一步骤可以很容易地重复，以实现Si1-xGex、Si1-x’Gex’、Si1-x”Gex”等结构的集成(其中x<x’<x”等)。
在各实施例中，步骤b中的GeO2层可以是0.1到10nm厚，优选是0.5到2.5nm厚。GeO2层的厚度通常对所获得的Si1-x’Gex’结构的成份(即，x’值)起作用，其中更厚的GeO2层通常会导致更高的Ge浓度(即，更高x’值)。在各实施例中，步骤b可以是在Si1-xGex结构的子集上沉积GeO2共形层。GeO2共形层是有利的，因为如果步骤c的执行时间没有长到和/或温度没有高到足以使跨该结构的整个部分实现均匀的化学成分，那么至少化学成分将是径向对称的。纳米线化学成分的径向对称性提供了一种核-壳型结构，其中，带偏移驱动孔注入到壳区。这种径向对称的纳米线也是热电能转换的有希望的候选者。在各实施例中，步骤b可以通过原子层沉积来执行。原子层沉积有利地允许具有非常均匀和良好定义的厚度的共形层的沉积。
在不受理论约束的情况下，相信加热Si1-xGex结构的子集可以使GeO2和Si1-xGex之间发生反应，从而增加Si1-xGex中的Ge浓度：
GeO2+Si1-xGex→GeSiO2+Si1-x’Gex’。
在各实施例中，步骤c可以在至少400℃，优选是至少500℃，更优选地至少600℃，最优选地至少750℃的温度下被执行。在优选的各实施例中，步骤c可以在缺乏能够氧化Si1-xGex结构的进一步化合物的情况下被执行。
在一些实施例中，Si1-x’Gex’结构可能，在步骤c期间或之后，具有不均匀的Ge浓度，如以空间梯度为特征的Ge浓度。例如，Si1-x’Gex’结构在Si1-x’Gex’结构的表面附近可能具有相比于在Si1-x’Gex’结构中心附近(即远离表面)的Ge浓度而言更高的Ge浓度。
在一些实施例中，在步骤c之后获得的Si1-x’Gex’结构中可能存在一个位置在Si1-x’Gex’结构的表面的15nm内，优选是10nm，但更优选地存在5nm内，该位置的Ge浓度比在步骤a后获得的Si1-xGex结构中的相应位置处至少高10％，优选至少高20％，但更优选地至少高30％。在一些实施例中，在步骤c之后得到的Si1-x’Gex’结构中可能存在一个位置位于Si1-x’Gex’结构的任何表面的15nm以上，该位置的Ge浓度的绝对测量为在步骤a之后得到的Si1-xGex结构中的相应位置处的5％，优选是2％以内。
在各实施例中，步骤c可以被执行达足够长的时间(例如1小时或更长)以便使至少一个Si1-x’Gex’结构的化学成分完全均匀。在各实施例中，步骤c可以包括将Si1-xGex结构加热到低于Si1-xGex结构的熔化温度的温度。优选地，步骤c可以包括将Si1-xGex结构加热到低于步骤c中获得的Si1-x’Gex’结构的熔化温度的温度。例如，步骤c可以包括将Si1-xGex结构加热到937℃或以下。937℃或以下的温度有利地低于Si1-x’Gex’结构的熔点，因为937℃低于Ge的熔点。在这样的温度下执行步骤c有利地避免了由于熔化而导致Si1-x’Gex’结构的恶化(诸如，几何形状的变化)。
在各实施例中，在步骤c完成之后，步骤b中提供的GeO2层可以在步骤c期间在其已被转换为Si1-yGeyO2层(其中0<y<1)之后被移除。此外，在此移除之后，步骤b和步骤c可以被重复，以进一步提高在Si1-x’Gex’结构中的Ge浓度(x’)。在其他实施例中，Si1-yGeyO2的层(其中0<y<1)可以保持在原位，并用作钝化氧化物。
在各实施例中，在步骤a中，提供多个Si1-xGex结构可以包括提供两个或多个鳍结构(每个鳍结构包括与牺牲材料交替的一个或多个Si1-xGex结构)，然后相对于所述Si1-xGex结构选择性地移除牺牲材料。牺牲材料可有利地采用公式Si1-x’Gex’(例如，参见示例2对对比示例)。此外，只进行了一种类型的选择性移除，即牺牲材料相对于Si1-xGex结构的移除；不需要具有相反选择性的两种形式的选择性移除(例如，参见示例2对对比示例)。在各实施例中，一个或多个Si1-xGex结构可以通过它们的相对端连接到锚定结构(例如，源极和漏极接触、虚源极和漏极接触，或内侧壁)并且，在选择性地移除牺牲材料之后，一个或多个Si1-xGex结构可以通过所述锚定结构保持悬浮。在各实施例中，可以在牺牲材料的末端设置内侧壁，并且选择性地移除牺牲材料可以包括在保留内侧壁的同时移除牺牲材料。本发明各实施例的一个优点是，当使用内侧壁时，它们都可以由相同的材料制成(例如，参见示例2对对比示例)。
在各实施例中，该方法还可以包括在步骤c之后，通过以下方式来形成晶体管(诸如，例如场效应晶体管(FET))：形成栅极，该栅极覆盖Si1-xGex结构或Si1-x’Gex’结构的一部分，由此在每一个所述部分中定义一沟道；在Si1-xGex结构或Si1-x’Gex’结构中在每个沟道的相对端形成源极和漏极区；以及，分别向源极和漏极区提供源极和漏极接触。
在各实施例中，形成源极和漏极接触可以包括在步骤b之前执行的提供虚源极和虚漏极接触的初步步骤，然后在步骤c之后，用实际的导电源极和实际的导电漏极接触来替换虚源极和虚漏极接触。当步骤c中所涉及的热预算会使源极或漏极接触恶化时，使用虚源极或漏极接触是有利的。在这种情况下，虚源极或漏极接触在步骤c之前和步骤c期间被使用，并在步骤c之后被替换。
在各实施例中，形成栅极可以包括在步骤a期间提供虚栅极的初步步骤，以及随后在步骤c之后以实际的栅极取代虚栅极。在各实施例中，栅极可以包括栅极电介质(例如，高k电介质)和栅极接触(例如Cu或W)。
该栅极优选地在所有侧面围绕Si1-xGex或Si1-x’Gex’结构。在此上下文内，在Si1-xGex或Si1-x’Gex’结构的纵向端处的表面因此不被认为是侧面。换言之，如果栅极在所有侧面上围绕着Si1-xGex或Si1-x’Gex’结构，则存在Si1-xGex或Si1-x’Gex’结构的垂直于纵轴的横截面，其中在该横截面中该栅极与Si1-xGex或Si1-x’Gex’结构的整个外部边界接触。在所有侧面围绕Si1-xGex或Si1-x’Gex’结构的栅极可通常被称为绕式栅极(gate-all-around)。
在各实施例中，当Si1-xGex或Si1-x’Gex’结构是长方体时，栅极可以在至少3个侧面，优选是所有侧面，围绕Si1-xGex或Si1-x’Gex’结构。
在各实施例中，当Si1-xGex或Si1-x’Gex’结构具有垂直于该结构的长度取得的圆形横截面时，该结构可能有单一的侧面，且栅极可以在这一侧面上，即在所有侧面上围绕Si1-xGex或Si1-x’Gex’结构。
在各实施例中，将Si1-xGex结构的子集转换为Si1-x’Gex’结构的子集可包括转换至少一个鳍结构内的一个或多个Si1-xGex结构，同时维持至少另一个鳍结构内的一个或多个Si1-xGex结构。
在第二方面，本发明还涉及一种半导体器件，包括
i.Si1-xGex结构，其中0≤x<1，以及
ii.Si1-x’Gex’结构，其中x<x’≤1，以及
iii.Si1-x’Gex’结构上的Si1-yGeyO2层，其中0<y<1。
根据第二方面的半导体器件可以是第三方面的半导体器件的制造中的中间部分。
在各优选实施例中，y可以是0≤y<1，优选0.1≤y<1，更优选地0.5≤y<1诸如0.8≤y<1。
在各实施例中，Si1-xGex结构和/或Si1-x’Gex’结构可以有至少一个维度等于或小于25nm，优选是15nm，但更优选是10nm。在各实施例中，Si1-xGex结构和/或Si1-x’Gex’结构可以是纳米线或纳米片。
在各实施例中，在Si1-x’Gex’结构表面测量到的Ge浓度可以是在Si1-x’Gex’结构的中心处的Ge浓度的75％以内，优选在50％以内，更优选在30％以内，但更优选在10％以内，并且最优选在5％以内。
在各实施例中，在Si1-x’Gex’结构中的每一位置处测量到的Ge浓度可以总是为在Si1-x’Gex’结构中的任何其它位置处的Ge浓度的75％以内，优选在50％以内，更优选在30％以内，但更优选在10％以内，并且最优选在5％以内。例如，如果在Si1-x’Gex’结构内可测到的最大浓度偏差是在一个位置测量80％Ge，而在另一个位置78％，则可以认为，在Si1-x’Gex’结构中的每个位置测量到的Ge浓度将总是在Si1-x’Gex’结构中任何其他位置的浓度的2.5％以内。这是根据(80％-78％)/80％＝0.025或2.5％计算的；我们从最高浓度减去较低的浓度，然后将那个差值除以最高浓度。
在各实施例中，半导体器件可进一步包括：
－栅极，该栅极覆盖Si1-xGex结构或Si1-x’Gex’结构的部分，从而在每一个所述部分中定义一个沟道，
－Si1-xGex结构或Si1-x’Gex’结构中处于每个沟道的相对端的源极和漏极区，
－分别在源极区和漏极区上的源极接触和漏极接触。
在各实施例中，栅极可在至少三个侧面或在所有侧面上围绕Si1-xGex或Si1-x’Gex’结构。
在各实施例中，第二方面或其实施例的任何特征可如第一方面或第三方面及其实施例那样相应地被描述。
在第三方面，本发明涉及一种半导体器件，包括：
－具有顶表面的衬底，
－具有第一纵轴的纵向Si1-xGex结构，该第一纵轴平行于衬底的顶表面，并与该顶表面相隔非零间距d，
－具有第二纵轴的纵向Si1-x’Gex’结构，该第二纵轴平行于衬底的顶表面并与该顶表面相隔非零距离d，使第一和第二纵轴两者都属于平行于衬底的顶表面的同一平面。
在各实施例中，第三方面或其实施例的任何特征可如第一方面或第二方面及其实施例那样相应地被描述。
现在将通过本发明的若干实施例的详细描述来描述本发明。显然，根据本领域技术人员的知识能够配置本发明的其他实施例而不背离本发明的真正技术示教，本发明仅受限于所附权利要求书的各条款。
将对晶体管作出参考。这些是通常具有第一主电极(诸如漏极)、第二主电极(诸如源极)和控制电极(诸如用于控制第一和第二主电极之间的电荷流动的栅极)的器件。
对于本领域技术人员而言清楚的是，本发明还应用于可在任何晶体管技术(例如，包括但不限于CMOS、BICMOS、双极和SiGe BICMOS技术)中配置的类似器件。
示例1：根据本发明的一个实施例，将Si1-xGex纳米线转换为Si1-x’Gex’纳米线
我们现在参照图1。在左上角，显示了周围具有一层GeO2(250)的Si1-xGex纳米线(200)的横截面。在加热Si1-xGex纳米线(200)之际，Si1-xGex与Geo2之间的反应发生，从而将Si1-xGex中的Si原子与GeO2中的Ge原子交换。
取决于环境，如加热温度和纳米线维度，这个动作可能直接导致(实线箭头)，具有相对均匀的Ge浓度分布的Si1-x’Gex’纳米线(110)，和周围的一层Si1-yGeyO2(260)，其中y<1。
在其他情况下，反应可能在第一步(虚线箭头)被限制到纳米线的外壳(210)上，同时纳米线的中心部分(220)可能保持与初始Si1-xGex纳米线(200)相似。然后可能需要将外壳(210)与中心部分(220)均匀化的进一步的步骤，通常可通过进一步(即在更长的时间内和/或以更高的温度)加热纳米线来实现。
对比示例：将Si纳米线FET与Si0.7Ge0.3纳米线FET集成，无需使用本发明的概念
我们现在参照图3a。两个半导体子器件用横截面示意性示出，它们通常存在于同一衬底上，并将构成同一半导体器件的一部分。每个半导体子器件包括鳍结构，该鳍结构由用于形成纳米线的Si(200)和Si0.7Ge0.3(100)的交替层、包括虚栅极电介质(300)和虚栅极接触(400)的虚栅极，以及侧壁(500)组成。
我们现在参照图3b。在侧壁(500)之间的交替层中制造一个开口，并形成内内侧壁(610，620)，然后用源极或漏极接触(700)填充开口，并用电介质将源极或漏极接触(700)盖住(800)。每个子器件只描绘一个源极或漏极接触(700)；没有描绘形成场效应晶体管(FET)所需的第二个接触。注意，为左子器件在Si0.7Ge0.3层(100)的水平制造内侧壁(610)，同时为右子器件在Si层(200)的水平制造内侧壁(620)；然而，目前没有已知的用于制造这些不同的内侧壁(610,620)的令人满意的解决方案。当从Si/SiGe多层开始时，不存在这样的形成此类SiGe内侧壁的工艺流程。实际上，从Si/SiGe堆叠开始的SiGe层的内侧壁(610，620)的形成需要一个相对于SiGe而言选择性的Si氧化或沉积工艺流程。目前没有这样的工艺流程可用。此外，这一内侧壁(610，620)的形成还需要对SiGe进行选择性的Si蚀刻。现有的这类选择方法不能令人满意，因为具有Miller指数(111)的Si平面具有与SiGe的蚀刻速率相似的蚀刻速率。
我们现在参照图3c。虚栅极(300，400)被移除，并且Si0.7Ge0.3层(100)或Si层(200)相对彼此被选择性地移除(例如，蚀刻)：左子器件的Si0.7Ge0.3层(100)及右子器件的Si层(200)；留下左子器件的Si纳米线(200)和右子器件的SSi0.7Ge0.3纳米线(100)。这意味着具有相反的选择性的不同的选择性蚀刻工艺必须存在，这是非常重要的。
我们现在参照图3d。绕式栅极形成在Si纳米线(200)和Si0.7Ge0.3纳米线(100)周围，包括栅极电介质(310)和栅极接触(410)。注意Si硅纳米线(200)和Si0.7Ge0.3纳米线(100)各自存在于不同的高度，即距离衬底不同的距离上，这可能导致子器件性能不期望的差异。此外，栅极在左子器件中的高度与右子器件中的高度不同，这将使接触模块更加困难。
示例2：根据本发明，将Si1-xGex纳米线FET与Si1-x’Gex’纳米线FET集成。
我们现在参照图4a。两个半导体子器件在垂直于鳍结构的宽度且平行于其纵轴取得的横截面中被示意性示出。两个半导体子器件通常存在于同一衬底上(未示出)。每个半导体子器件包括鳍结构，该鳍结构由用于形成纳米线的Si1-xGex(200，例如Si)和Si1-zGez(100，z≤1，例如Si0.7Ge0.3)的交替层、包括虚栅极电介质(300)和虚栅极接触(400)的虚栅极，以及侧壁(500)组成。
我们现在参照图4b。在两个侧壁(500)之间的交替层中制造一个开口，并且内侧壁(610)被形成，然后用源极或漏极接触(700)填充开口，并用电介质将源极或漏极接触(700)盖住(800)。注意，与对比示例相反，内侧壁(610)是在Si1-zGez层(100)的水平上为两个子器件制造的；从而避免了必须制造不同的内侧壁的问题。进一步注意，每个子器件仅仅描绘一个源极或漏极接触(700)；没有描绘形成场效应晶体管(FET)所需的第二个源极或漏极接触。
我们现在参照图4c。虚栅极(300，400)被移除，并且Si1-zGez层(100)相对于Si1-xGex层(200)被选择性地移除(例如，蚀刻)；将Si1-xGex层(200)留在两个子器件中。我们可以把剩余的层称为“纳米线”。如示例1所描述，右子器件中的Si1-xGex纳米线(200)随后被将转换为Si1-x’Gex’纳米线(110)。请注意，与对比示例相反，Si1-zGez层(100)和Si1-x’Gex’纳米线(110)不需要具有相同的成份。因此，牺牲材料Si1-zGez可根据其相对于Si1-xGex的选择性移除来选择，而不依赖于纳米线所需的Si1-x’Gex’。
我们现在参照图4d。绕式栅极形成在Si1-xGex纳米线(200)和Si1-x’Gex’纳米线(110)周围，包括栅极电介质(310)和栅极接触(410)。请注意，与比较示例相反，Si1-xGex纳米线(200)和Si1-x’Gex’纳米线(110)两者都在相同的高度上存在，即，它们是垂直排列的，从而避免了所导致的子器件性能方面不期望的差异。此外，不需要特殊的Si1-x’Gex’内侧壁模块，并且对于Si1-xGex纳米线(200)和Si1-x’Gex’纳米线(110)两者而言，栅极具有相同的高度。
示例3：根据本发明，使用虚源极/漏极，将Si1-xGex纳米线FET与Si1-x’Gex’纳米线FET集成。
我们现在参照图5a。两个半导体子器件被示意性示出，它们通常存在于同一衬底上。每个半导体子器件包括鳍结构，该鳍结构由用于形成纳米线的Si1-xGex(200，例如Si)和Si1-zGez(100，例如Si0.7Ge0.3)的交替层、包括虚栅极电介质(300)和虚栅极接触(400)的虚栅极，以及侧壁(500)组成。
我们现在参照图5b。在两个侧壁(500)之间的交替层中制造一个开口，并形成内侧壁(610)，然后用虚源极或漏极接触(710)填充开口。注意，与比较示例相反，内侧壁(610)是在Si1-zGezz层(100)的水平上为两个子器件制造的；从而避免了必须制造不同的内侧壁的问题。进一步注意，每个子器件只描绘一个源极或漏极接触(700)；没有描绘形成场效应晶体管(FET)所需的第二个接触。
我们现在参照图5c。虚栅极(300，400)被移除，并且Si1-zGez层(100)相对于Si1-xGex层(200)被选择性地移除(例如，蚀刻)；将Si1-xGex纳米线(200)留在两个子器件中。如示例1所描述，右子器件中的Si1-xGex纳米线(200)随后被将转换为Si1-x’Gex’纳米线(110)。请注意，与对比示例相反，Si1-zGez层(100)和Si1-x’Gex’纳米线(110)不需要具有相同的成份。因此，牺牲材料Si1-zGez可根据其相对于Si1-xGex的选择性移除来选择，而不依赖于纳米线所需的Si1-x’Gex’。
我们现在参照图5d。虚源极或漏极接触(710)被移除，然后用实际源极或漏极接触(700)填充开口，并用电介质将源极或漏极接触(700)盖住(800)。此外，绕式栅极形成在Si1-xGex纳米线(200)和Si1-x’Gex’纳米线(110)周围，包括栅极电介质(310)和栅极接触(410)。请注意，与比较示例相反，Si1-xGex纳米线(200)和Si1-x’Gex’纳米线(110)两者都在相同的高度上存在，从而避免了所导致的子器件性能方面不期望的差异。
可以理解，尽管本文针对根据本发明的设备讨论了优选实施例、具体结构和配置以及材料，但是可做出形式和细节上的各种改变或修改而不背离本发明的范围和技术教导。例如，上面给出的任何分子式仅代表可被使用的步骤。可从框图中增删功能，且可在功能框之间互换操作。在本发明范围内可对所述方法增删步骤。