一种功率二极管及其制作方法与流程

本发明涉及半导体技术领域，具体涉及一种功率二极管及其制作方法。

背景技术

功率二极管是电路系统的关键部件，广泛适用于在高频逆变器、数码产品、发电机、电视机等民用产品和卫星接收装置、导弹及飞机等各种先进武器控制系统和仪器仪表设备的军用场合。功率二极管正向着两个重要方向拓展：(1)向几千万乃至上万安培发展，可应用于高温电弧风洞、电阻焊机等场合；(2)反向恢复时间越来越短，呈现向超快、超软、超耐用方向发展，使自身不仅用于整流场合，在各种开关电路中有着不同作用。为了满足低功耗、高频、高温、小型化等应用要求对其的耐压、导通电阻、开启压降、反向恢复特性、高温特性等越来越高。

通常应用的有普通整流二极管、肖特基二极管、pin二极管。其中肖特基整流管具有较低的通态压降，较大的漏电流，反向恢复时间几乎为零。而pin二极管的频带宽，可达10ghz，但目前的pin二极管的通态压降较高，因此，针对现有技术的不足，需要一种能够降低通态压降的功率二极管。

技术实现要素：

本发明正是基于上述问题，提出了一种功率二极管及其制作方法，能够降低通态压降。

有鉴于此，本发明实施例一方面提出了一种功率二极管，该功率二极管包括：

第一导电类型的衬底；

第一导电类型的第一外延层，生长于所述衬底上表面；

第二导电类型的埋层，注入形成于所述第一外延层的上表面；

第一导电类型的第二外延层，形成于所述第一外延层上表面；

第一导电类型的第一注入区，注入形成于所述第二外延层的上表面，所述第一注入区的宽度大致等于所述埋层的宽度；

第二导电类型的第二注入区，形成于所述第二外延层内与所述埋层相对应的位置且与所述埋层连接；

第二导电类型的第三注入区，形成于所述第二外延层内且位于所述第二注入区的上方，所述第二注入区与所述第三注入区连接，所述第二注入区的深度和宽度大于所述第三注入区的深度和宽度；

第一电极，形成于所述第二外延层的上表面；

第二电极，形成于所述衬底的下表面并与所述衬底连接。

进一步地，所述第一注入区的掺杂浓度高于所述衬底的掺杂浓度，所述衬底的掺杂浓度高于所述第一外延层的掺杂浓度，所述第一外延层的掺杂浓度高于所述第二外延层的掺杂浓度。

进一步地，所述埋层的掺杂浓度高于所述第三注入区的掺杂浓度，所述第三注入区的掺杂浓度高于所述第二注入区的掺杂浓度。

进一步地，所述第二注入区的数量与所述第三注入区以及所述埋层的数量相同，所述第一注入区与所述第三注入区间隔设置。

进一步地，所述第一注入区与所述第二注入区部分连接。

本发明实施例另一方面提供一种功率二极管的制作方法，该方法包括：

提供第一导电类型的衬底；

在所述衬底上表面生长第一导电类型的第一外延层；

在所述第一外延层上表面注入形成第二导电类型的埋层；

在所述第一外延层上表面形成第一导电类型的第二外延层；

在所述第二外延层上表面注入形成第一导电类型的第一注入区，所述第一注入区的宽度大致等于所述埋层的宽度；

在所述第二外延层内与所述埋层相对应的位置形成第二导电类型的第二注入区，且所述第二注入区与所述埋层连接；

在所述第二外延层内位于所述第二注入区的上方形成第二导电类型的第三注入区，所述第二注入区与所述第三注入区连接，所述第二注入区的深度和宽度大于所述第三注入区的深度和宽度；

在所述第二外延层上表面形成第一电极；

在所述衬底的下表面形成与所述衬底连接的第二电极。

进一步地，将所述第一注入区的掺杂浓度高于所述衬底的掺杂浓度，将所述衬底的掺杂浓度高于所述第一外延层的掺杂浓度，且将所述第一外延层的掺杂浓度高于所述第二外延层的掺杂浓度。

进一步地，将所述埋层的掺杂浓度高于所述第三注入区的掺杂浓度，且将所述第三注入区的掺杂浓度高于所述第二注入区的掺杂浓度。

进一步地，所述第二注入区的深度和宽度大于所述第三注入区的深度和宽度具体包括：

形成所述第三注入区的离子注入能量和注入剂量大于形成所述第二注入区的离子注入能量和注入剂量，使得所述第二注入区的深度和宽度大于所述第三注入区的深度和宽度；

将所述第二注入区的数量与所述第三注入区以及所述埋层的数量对应相同；

将所述第一注入区与所述第三注入区间隔设置。

进一步地，将所述第一注入区与所述第二注入区部分连接。

本发明实施例的技术方案通过提供第一导电类型的衬底；在所述衬底上表面生长第一导电类型的第一外延层；在所述第一外延层上表面注入形成第二导电类型的埋层；在所述第一外延层上表面形成第一导电类型的第二外延层；在所述第二外延层上表面注入形成第一导电类型的第一注入区，所述第一注入区的宽度大致等于所述埋层的宽度；在所述第二外延层内与所述埋层相对应的位置形成第二导电类型的第二注入区，且所述第二注入区与所述埋层连接；在所述第二外延层内位于所述第二注入区的上方形成第二导电类型的第三注入区，所述第二注入区与所述第三注入区连接，所述第二注入区的深度和宽度大于所述第三注入区的深度和宽度；在所述第二外延层上表面形成第一电极；在所述衬底的下表面形成与所述衬底连接的第二电极。本发明实施例提出的技术方案可以降低通态压降。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明的一个实施例提供的功率二极管的制作方法的流程示意图；

图2是本发明的一个实施例提供的功率二极管的结构示意图；

图3至图8是本发明的一个实施例提供的功率二极管的制作方法步骤的结构示意图；

图9是本发明的一个实施例提供的功率二极管结构的等效电路图；

图中：1、衬底；2、第一外延层；3、埋层；4、第二外延层；5、第一注入区；6、宽度一；7、宽度二；8、第二注入区；9、第三注入区；10、第一电极；11、第二电极。

具体实施方式

以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“a直接在b上面”或“a在b上面并与之邻接”的表述方法。在本申请中，“a直接位于b中”表示a位于b中，并且a与b直接邻接，而非a位于b中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

下面参阅附图，对本发明实施例一种功率二极管的制作方法加以详细阐述。

以下结合图1至图9对本发明实施例提供的一种功率二极管及其制作方法进行详细说明。

本发明实施例提供一种功率二极管的制作方法，如图1和图2所示，该功率二极管的制作方法包括：

步骤s01：提供第一导电类型的衬底1，在所述衬底1上表面生长第一导电类型的第一外延层2；

步骤s02：在所述第一外延层2上表面注入形成第二导电类型的埋层3；

步骤s03：在所述第一外延层2上表面形成第一导电类型的第二外延层4；

步骤s04：在所述第二外延层4上表面注入形成第一导电类型的第一注入区5，所述第一注入区5的宽度大致等于所述埋层3的宽度；

步骤s05：在所述第二外延层4内与所述埋层3相对应的位置形成第二导电类型的第二注入区8，且所述第二注入区8与所述埋层3连接；

步骤s06：在所述第二外延层4内位于所述第二注入区8的上方形成第二导电类型的第三注入区9，所述第二注入区8与所述第三注入区9连接，所述第二注入区8的深度和宽度大于所述第三注入区9的深度和宽度；

步骤s07：在所述第二外延层4上表面形成第一电极10；在所述衬底1的下表面形成与所述衬底1连接的第二电极11。

本发明在pin二级管的基础上进行改进提出了一种高注入效率功率二极管芯片，本发明实施例采用埋层3加外延的方式形成第二导电类型的半导体区域，此时形成的第二导电类型的半导体区域的缺陷会比较少，因此造成的漏电也小，另外，由于外延层的深度可以随意调节，结深越大器件耐压越好。所述第一注入区5与所述第一电极10形成有肖特基势垒，从而具有肖特基接触，此时形成的肖特基接触的压降比所述第三注入区9与所述第二注入区8形成的pn结小，所述肖特基接触与所述pn结混合使用，既提高了击穿电压又降低了导通压降。

具体地，所述第一导电类型为p型掺杂和n型掺杂中的一种，所述第二导电类型为p型掺杂与n型掺杂中的另一种。

为方便描述，特在此说明：所述第一导电类型可以为n型掺杂，从而所述第二导电类型为p型掺杂；所述第一导电类型还可以为p型掺杂，从而所述第二导电类型为n型掺杂。在接下来的实施例中，均以所述第一导电类型为n型掺杂，所述第二导电类型为p型掺杂为例进行描述，但并不对此进行限定。

具体地，p型衬底和p型外延都属于p型半导体，n型衬底和n型外延都属于n型半导体。所述p型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述n型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。

请参阅附图3，执行步骤s01，具体为：提供第一导电类型的衬底1，在所述衬底1上表面生长第一导电类型的第一外延层2。其中，在第一导电类型的衬底1上表面生长第一导电类型的第一外延层2的方式不限于固定的一种方式，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述第一外延层2。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法在所述衬底1上表面形成所述第一外延层2。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述第一外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成第一外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成第一外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。优选的，所述第一外延层2和所述衬底1同为硅材料制成，使得所述衬底1和所述第一外延层2有相同晶体结构的硅表面，从而保持对杂质类型和浓度的控制。

请参阅附图4，执行步骤s02，具体为：在所述第一外延层2上表面注入形成第二导电类型的埋层3。所述埋层3可以通过外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述埋层3，通过离子注入形成所述埋层3能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应。在本发明的一些实施例中，所述埋层3的至少部分表面裸露于所述第一外延层2的上表面，即所述埋层3的上表面裸露于所述第一外延层2。在本发明的一些实施例中，所述埋层3为重掺杂，从而进一步降低了所述功率二极管的电阻率。

请参阅附图5，执行步骤s03，具体为：在所述第一外延层2上表面形成第一导电类型的第二外延层4。其中，在所述第一外延层2上表面形成第一导电类型的第二外延层4的方式不限于固定的一种方式，可以使用外延、扩散和/或注入的方法形成所述第二外延层4，具体地，所述外延或扩散的方法包括沉积工艺。进一步地，可以使用外延、扩散和/或注入磷元素或砷元素或两者的任意组合的方法形成所述第二外延层4。在本发明的一些实施例中，使用沉积工艺在所述第一外延层2上表面形成第二外延层4，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。其中，化学气相沉积包括气相外延工艺，优选的，在所述第一外延层2上表面使用气相外延工艺形成第二外延层4，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。所述第二外延层4将所述第一外延层2的上表面覆盖，并设有一定的厚度。

请参阅附图6，执行步骤s04，具体地，在所述第二外延层4上表面注入形成第一导电类型的第一注入区5，所述第一注入区5的宽度大致等于所述埋层3的宽度。在本发明的一些实施例中，在所述第二外延层4的上表面制备掩膜材料，所述掩膜材料具体为光刻胶，因此形成用于掩膜的第一光刻胶层(图未示)，在所述第一光刻胶层上通过光刻的方法分别在所述第二外延层4内形成第一导电类型的第一注入区5。在所述第一光刻胶层的上表面使用离子注入和/或扩散的方法形成第一导电类型的第一注入区5，再去除掉所述第一光刻胶层，最后进行热退火。进一步地，在所述第一光刻胶层的上表面使用离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法形成第一导电类型的第一注入区5。可以理解的是，在本发明的一些实施例中，如图6所示为所述功率二极管的剖面图，此时所述埋层3的宽度为所述埋层3左右两侧的宽度，所述第一注入区5的宽度为所述第一注入区5左右两侧的宽度，另外，在后面的实施例中，均以宽度为器件左右两侧的宽度，以及均以深度为器件上下两侧的高度为例进行说明，但并不对此限定。需要说明的是，将所述埋层3的宽度设为宽度一6，所述第一注入区5的宽度设为宽度二7，在注入形成所述第一注入区5的过程中，所述宽度二7大于宽度一6，由于在形成所述第二外延层4的过程中，所述埋层3会扩散，从而使得所述埋层3的宽度增加，此时需要将所述第一注入区5的注入时的设定宽度大于所述埋层3形成时的设定宽度，才能保证最终器件形成时所述第一注入区5的宽度大致等于所述埋层3的宽度。需要说明的是，宽度大致等于在本领域技术人员可以理解的误差范围内。当所述第一注入区5的宽度大致等于所述埋层3的宽度时，形成的功率二极管中的导电通路面积比较大，从而能提高击穿电压，降低导通电阻。

进一步地，将所述第一注入区5的掺杂浓度高于所述衬底1的掺杂浓度，将所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，且将所述第一外延层2的掺杂浓度高于所述第二外延层4的掺杂浓度。在所述衬底1上生长所述第一外延层2以及所述第二外延层4的过程中，由于所述第一外延层2在所述衬底1的基础上形成，所述第二外延层4在所述第一外延层2的基础上形成，因此所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，且所述第一外延层2的掺杂浓度高于所述第二外延层4的掺杂浓度。此时所述第二外延层4的电阻率高于所述第一外延层2的电阻率，所述第一外延层2的电阻率高于所述衬底1的电阻率，为了降低所述功率二极管的整体器件电阻率，获得更多的抗浪涌能力，需要在所述第二外延层4中增加重掺杂的所述第一注入区5，以降低电阻率，电流也能更好地通过。

请参阅附图7，执行步骤s05，具体为：在所述第二外延层4内与所述埋层3相对应的位置形成第二导电类型的第二注入区8，且所述第二注入区8与所述埋层3连接。在本发明的一些实施例中，在所述第二外延层4的上表面制备掩膜材料，所述掩膜材料具体为光刻胶，因此形成用于掩膜的第二光刻胶层(图未示)，在所述第二光刻胶层上通过光刻的方法在所述第二外延层4内形成第二导电类型的第二注入区8。在所述第二光刻胶层的上表面使用离子注入和/或扩散的方法形成第二导电类型的第二注入区8，再去除掉所述第二光刻胶层，最后进行热退火。进一步地，在所述第二光刻胶层的上表面使用离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成第二导电类型的第二注入区8。需要说明的是，所述第二注入区8与所述埋层3有所接触，即所述第二注入区8与所述埋层3连接。应理解，在形成所述第二注入区8时，将所述第二注入区8设置于所述埋层3的上方且所述注入区与所述埋层3连接，且所述第二注入区8的宽度大致等于所述埋层3的宽度，另外，由于所述第二注入区8的宽度大致等于所述埋层3的宽度，因此所述第二注入区8的部分与所述第一注入区5连接。

请参阅附图7，执行步骤s06，具体地：在所述第二外延层4内位于所述第二注入区8的上方形成第二导电类型的第三注入区9，所述第二注入区8与所述第三注入区9连接，所述第二注入区8的深度和宽度大于所述第三注入区9的深度和宽度。在本发明的一些实施例中，基于上述步骤，在形成所述第二注入区8的同时在所述第二光刻胶层上通过光刻的方法在所述第二注入区8内形成第二导电类型的第三注入区9。在所述第二光刻胶层的上表面使用离子注入和/或扩散的方法形成第二导电类型的第三注入区9，再去除掉所述第二光刻胶层，最后进行热退火。进一步地，在所述第二光刻胶层的上表面使用离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成第二导电类型的第三注入区9。应理解，所述第三注入区9在所述第二注入区8的上方且所述第三注入区9与所述第二注入区8连接。需要说明的是，所述第二注入区8和所述第三注入区9分别通过多次离子注入形成，其中所述第二注入区8与所述第三注入区9形成过程中注入的离子能量和剂量均不相同，从而使得所述第二注入区8的深度和宽度大于所述第三注入区9的深度和宽度。本领域技术人员可以根据实际需要确定需要注入的离子能量和剂量。

进一步地，将所述埋层3的掺杂浓度高于所述第三注入区9的掺杂浓度，且将所述第三注入区9的掺杂浓度高于所述第二注入区8的掺杂浓度。由于所述埋层3与所述第一外延层2的导电类型不同，因此所述埋层3与所述第一外延层2形成pn结，在形成pn结的过程中，将所述埋层3的掺杂浓度高于所述第三注入区9的掺杂浓度，且将所述第三注入区9的掺杂浓度高于所述第二注入区8的掺杂浓度，从而可以增加所述功率二极管的整体结果的导电能力。

进一步地，所述第二注入区8的深度和宽度大于所述第三注入区9的深度和宽度具体包括：形成所述第三注入区9的离子注入能量和注入剂量大于形成所述第二注入区8的离子注入能量和注入剂量，使得所述第二注入区8的深度和宽度大于所述第三注入区9的深度和宽度；将所述第二注入区8的数量与所述第三注入区9以及所述埋层3的数量对应相同；将所述第一注入区5与所述第三注入区9间隔设置。当所述第二注入区8的深度和宽度大于所述第三注入区9的深度和宽度时，即所述第二注入区8的结深和宽度大于所述第三注入区9的结深和宽度时，所述第二注入区8的横截面积大于所述第三注入区9的横截面积，由于此时所述第一注入区5的宽度大致等于所述埋层3的宽度，且所述第二注入区8的数量与所述第三注入区9以及所述埋层3的数量对应相同，所述第一注入区5与所述第三注入区9间隔设置，从而保证所述第一注入区5与所述第二注入区8接触。需要说明的是，在本发明的一些实施例中，所述埋层3、所述第一注入区5、所述第二注入区8以及所述第三注入区9的数量相同，例如，所述埋层3、所述第一注入区5、所述第二注入区8以及所述第三注入区9的数量可以均为一个，也可以均为两个，还可以均为三个，但不限于此，本领域技术人员可以根据实际需要选择所述埋层3、所述第一注入区5、所述第二注入区8以及所述第三注入区9的数量。

请参阅附图8，执行步骤s07，具体地：在所述第二外延层4上表面形成第一电极10；在所述衬底1的下表面形成与所述衬底1连接的第二电极11。通过退火工艺，可以在所述第二外延层4的上表面形成具有一定厚度的第一金属层，所述第一金属层为所述第一电极10，并在所述衬底1的下表面形成于所述衬底1连接的第二金属层，所述第二金属层也具有一定厚度，此时所述第二金属层为所述第二电极11。

进一步地，将所述第一注入区5与所述第二注入区8部分连接。此时所述第一注入区5与所述第二注入区8部分形成pn结，由于所述第一注入区5与所述第二注入区8的接触面积大于所述第一注入区5与所述第二注入区8的接触面积，因此此时形成的pn结以所述第一注入区5和所述第二注入区8形成的pn结为主要pn结。需要说明的是，所述第一电极10形成于所述第二外延层4上表面，因此所述第一注入区5与所述第一金属层直接接触，此时所述第一金属层与所述第一注入区5形成类似pn结的肖特基接触，由于所述第一注入区5与所述第二注入区8形成的pn结为反偏pn结，因此所述反偏pn结的势垒较高，此时不会通过电流。

在本发明的一些实施例中，所述埋层3、所述第一注入区5、所述第二注入区8以及所述第三注入区9的数量相同，且所述埋层3、所述第一注入区5、所述第二注入区8以及所述第三注入区9相互连接，此时将所述埋层3、所述第一注入区5、所述第二注入区8以及所述第三注入区9视为第一区域，此时所述埋层3、所述第一注入区5、所述第二注入区8以及所述第三注入区9的数量至少为两个，即此时第一区域的数量至少为两个，可以理解的是，所述第一区域与相邻的第一区域之间具有一第一导电类型的导电通道，所述导电通道通过所述衬底1、所述第一外延层2、所述第二外延层4以及所述第一注入区5形成。在正向电流通过时，由于第一区域与所述第一外延层2形成的pn结具有势垒，该势垒约为0.7v，当所述正向电流小于0.7v时，所述正向电流从所述导电通道流过，当电流大于或等于0.7v时，所述正向电流才会同时通过所述导电通道和所述pn结。

如图2所示，本发明实施例提供一种功率二极管，所示功率二极管包括：

第一导电类型的衬底1；

第一导电类型的第一外延层2，生长于所述衬底1上表面；

第二导电类型的埋层3，注入形成于所述第一外延层2的上表面；

第一导电类型的第二外延层4，形成于所述第一外延层2上表面；

第一导电类型的第一注入区5，注入形成于所述第二外延层4的上表面，所述第一注入区5的宽度大致等于所述埋层3的宽度；

第二导电类型的第二注入区8，形成于所述第二外延层4内与所述埋层3相对应的位置且与所述埋层3连接；

第二导电类型的第三注入区9，形成于所述第二外延层4内且位于所述第二注入区8的上方，所述第二注入区8与所述第三注入区9连接，所述第二注入区8的深度和宽度大于所述第三注入区9的深度和宽度；

第一电极10，形成于所述第二外延层4的上表面；

第二电极11，形成于所述衬底1的下表面并与所述衬底1连接。

具体地，所述第一导电类型为p型掺杂和n型掺杂中的一种，所述第二导电类型为p型掺杂与n型掺杂中的另一种。

为方便描述，特在此说明：所述第一导电类型可以为n型掺杂，从而所述第二导电类型为p型掺杂；所述第一导电类型还可以为p型掺杂，从而所述第二导电类型为n型掺杂。在接下来的实施例中，均以所述第一导电类型为p型掺杂，所述第二导电类型为n型掺杂为例进行描述，但并不对此进行限定。

具体地，p型衬底和p型外延都属于p型半导体，n型衬底和n型外延都属于n型半导体。所述p型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述n型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。

在本发明的一些实施例中，如图2所示，所述功率二极管包括第一导电类型的衬底1和第一外延层2，所述第一外延层2生长于所述衬底1上表面。具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，还可以为硅褚衬底，优选的，所述衬底1为硅衬底，这是因为硅衬底材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。优选的，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，此时所述第一外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。

在本发明的一些实施例中，如图2所示，所述功率二极管还包括第一导电类型的埋层3，所述埋层3形成于所述第一外延层2内，且所述埋层3的至少部分表面裸露于所述第一外延层2上表面，所述埋层3的掺杂浓度高于所述第一外延层2的掺杂浓度，所述埋层3的掺杂浓度高于所述第二外延层4的掺杂浓度，从而降低了所述埋层3的电阻率。电流会沿着电阻率低的所述埋层3到所述第一外延层2下侧，从而改变了电流路径，相当于减小了串联电阻，并且电流得以流向所述埋层3，避免漏电。

在本发明的一些实施例中，如图2所示，所述功率二极管还包括第一导电类型的第二外延层4，所述第二外延层4形成于所述第一外延层2上表面。所述第一外延层2和所述第二外延层4的厚度取决于所要实现的半导体器件的物理尺寸以及所述器件制造工艺过程中的硅损耗。所述第二外延层4生长于所述第一外延层2上表面，起到了降低半导体器件中pn结的漏电流的作用。

在本发明的一些实施例中，如图2所示，所述功率二极管还包括第一导电类型的第一注入区5，所述第一注入区5形成于所述第二外延层4上表面。在本发明的一些实施例中，所述第一注入区5为重掺杂，从而进一步降低所述功率二极管的电阻率。

综上所述，所述功率二极管整体结构对称且为第一原胞。

请参阅图9所示的功率二极管结构的等效电路图。当向所述第一电极10和所述第二电极11通电时，所述电流从所述第一电极10流向所述第二电极11。需要说明的是，以下形成的pn结的正向和反向均以第一导电类型设为n型，所述第二导电类型设为p型为本发明的一个实施例来进行判断，但并不对此限定。由于所述埋层3、所述第一注入区5、所述第二注入区8以及所述第三注入区9的数量相同，当所述埋层3、所述第一注入区5、所述第二注入区8以及所述第三注入区9的数量均为一个时，所述第三注入区9、所述第二注入区8以及所述埋层3均为第二导电类型，且所述埋层3与第一导电类型的第一外延层2相接触，因此第二导电类型的所述埋层3与所述第一导电类型的第一外延层2形成正向pn结，所述正向pn结形成一正向的二极管；当所述埋层3、所述第一注入区5、所述第二注入区8以及所述第三注入区9的数量均为两个或两个以上时，将所述埋层3、所述第一注入区5、所述第二注入区8以及所述第三注入区9作为具有第二导电类型的半导体区域，在所述半导体区域与相邻的半导体区域之间，具有第一导电类型的导电通道，所述导电通道由所述衬底1、所述第一外延层2、所述第二外延层4以及所述第一注入区5形成，所述导电通道为第一导电类型，不会形成pn结，但所述导电通道仍具有一定的电阻，因此，在图9中形成的等效电路中，所述导电通道等效为一个小电阻，所述小电阻与所述埋层3与所述第一外延层2形成的正向二极管并联，形成并联的等效电路。

以上结合附图详细说明了本发明实施例的技术方案，本发明实施例在pin二级管的基础上进行改进提出了一种具有高注入效率功率的二极管芯片，通过在所述第一外延层2和所述第二外延层4中进行离子注入形成第二导电类型的半导体区域，且所述半导体与相邻的所述半导体之间形成第一导电类型的导电通道，当电流从所述第一电极10流向所述第二电极11时，即在正向电流下，当所述正向电流为小电流时，大部分电流都是从所述导电通道流过，所述半导体区域的空穴注入效率低；当所述正向电流为大电流时，所述并联的小电阻的压降超过所述埋层3与所述第一外延层2形成的pn结的开启电压，所述半导体区域开始注入空穴，所述半导体区域的空穴注入效率随正向电流的增大而增大，抗浪涌电流能力强。在相同击穿电压的情况下，新结构的所述半导体区域的浓度比传统结构低，能够降低正向压降，又能提高击穿电压。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。