一种基于电极自对准的半导体器件及其制作方法与流程

本发明涉及半导体器件制作技术领域，更为具体的说，涉及一种基于电极自对准的半导体器件及其制作方法。

背景技术：

在太赫兹应用系统的开发过程中，关键点之一是室温工作、小体积、低功耗、且高输出功率的太赫兹固态源的研制。利用量子隧穿效应产生的负微分电阻(negativedifferentialresistance，ndr)振荡输出太赫兹波的共振隧穿二极管(resonanttunnelingdiode，rtd)，由于其具有体积小、易集成、高速、低功耗、及用少量器件完成多种逻辑功能等特性，成为太赫兹微系统中太赫兹固态源开发的热点之一。

基于共振隧穿二极管的太赫兹源研制早期主要基于gaas体系材料，但受限于材料特性，器件功率仅到微瓦量级，极大的限制了其实际应用；相较而言，gan体系材料具有禁带可调范围宽、高电子饱和速度、良好的热稳定性等特性，理论上ganrtd可实现毫瓦量级的功率输出，成为提升rtd太赫兹源性能的有效途径之一。

实验研究表明，目前采用金属有机化合物化学气相沉积或分子束外延生长的ganrtd器件，表现出了明显的正反向偏压下i-v特性不对称性及多次电压扫描后ndr特性退化现象，主要归因于氮化物材料体系异质结构的强极化效应，以及材料外延技术不成熟产生的高密度缺陷导致的电荷积累效应等。要提升器件的电学性能及稳定性，除了要优化材料外延技术外，也可以从器件工艺制备的角度进行改善，如缩小器件收集极区的面积，不仅可以降低器件本征电容提升频率特性，还可以减小收集极区内的缺陷数量，改善漏电提升器件稳定性。但目前采用光刻胶掩模制备的收集极区的台面，尺寸越小，对后续电极图形的套刻精度要求越高，增加工艺难度，进而限制了其尺寸缩小及器件成品率，因此探索优化ganrtd器件的制备工艺，在减小收集极区的台面尺寸的同时减低工艺难度，对提升ganrtd器件及相应太赫兹振荡源性能及可靠性意义重大。

技术实现要素：

有鉴于此，本发明提供了一种基于电极自对准的半导体器件及其制作方法，有效解决收集极区相应台面尺寸大的问题，同时降低后续制作电极结构的工艺难度，提升了制作工艺稳定性。

为实现上述目的，本发明提供的技术方案如下：

一种基于电极自对准的半导体器件的制作方法，包括：

提供一衬底结构，所述衬底结构包括衬底和在所述衬底上依次叠加的第一掺杂层、有源层和第二掺杂层，其中，所述衬底朝向所述第一掺杂层一侧表面划分为结区和收集极焊盘区，且所述结区包括发射极区和收集极区；

在所述第二掺杂层背离所述衬底一侧、且对应所述收集极区处形成自对准电极；

以所述自对准电极为掩膜，自所述第二掺杂层一侧起朝向所述衬底方向进行刻蚀，直至裸露所述第一掺杂层；

将所述第一掺杂层对应所述结区以外部分去除；

沉积钝化膜覆盖所述衬底结构在所述第二掺杂层侧的裸露面；

去除所述钝化膜对应所述发射极区和所述自对准电极处的部分；

在所述第一掺杂层对应所述发射极区形成发射极、在所述钝化膜对应所述收集极焊盘区形成收集极焊盘及形成连接所述自对准电极和所述收集极焊盘的连接电极。

可选的，在所述第二掺杂层背离所述衬底一侧、且对应所述收集极区处形成自对准电极，包括：

在所述第二掺杂层背离所述衬底一侧形成第一掩膜层，所述第一掩膜层对应所述收集极区的区域为镂空区域；

在所述第一掩膜层背离所述衬底一侧形成自对准导电层；

去除所述第一掩膜层，同时去除所述自对准导电层对应所述第一掩膜层的部分，得到所述自对准电极。

可选的，所述自对准电极直径为0.75μm-3μm，包括端点值。

可选的，将所述第一掺杂层对应所述结区以外部分去除，包括：

在所述自对准电极背离所述衬底一侧形成第二掩膜层，所述第二掩膜层对应所述结区以外的部分为镂空区域；

刻蚀所述第一掺杂层对应所述第二掩膜层的镂空区域的部分后，去除所述第二掩膜层。

可选的，去除所述钝化膜对应所述发射极区和所述自对准电极处的部分，包括：

在所述钝化膜背离所述衬底一侧形成第三掩膜层，所述第三掩膜层对应所述发射极区和所述自对准电极处的区域为镂空区域；

刻蚀所述钝化膜对应所述第三掩膜层的镂空区域的部分后，去除所述第三掩膜层。

可选的，在所述第一掺杂层对应所述发射极区形成发射极、在所述钝化膜对应所述收集极焊盘区形成收集极焊盘及形成连接所述自对准电极和所述收集极焊盘的连接电极，包括：

在所述钝化膜背离所述衬底一侧形成第四掩膜，所述第四掩膜对应所述发射极区、所述自对准电极处和所述收集极焊盘区为镂空区域，且对应连接所述自对准电极和所述收集极焊盘区之间连接通道处的区域为镂空区域；

在所述第四掩膜层背离所述衬底一侧形成电极层；

剥离所述第四掩膜层，同时去除所述电极层与所述第四掩膜层对应部分后，在所述第一掺杂层对应所述发射极区形成发射极、在所述钝化膜对应所述收集极焊盘区形成收集极焊盘及对应所述连接通道处形成连接所述自对准电极和所述收集极焊盘的连接电极。

可选的，所述发射极区包括朝向所述收集极焊盘区的开口，所述收集极区位于发射极区的开口范围内。

可选的，所述连接电极的长度为10μm-20μm，包括端点值；

以及，所述电极连线的宽度为2μm-4μm，包括端点值。

相应的，本发明还提了一种基于电极自对准的半导体器件，所述基于电极自对准的半导体器件采用上述的基于电极自对准的半导体器件的制作方法制作而成。

可选的，所述基于电极自对准的半导体器件为共振遂穿二极管。

相较于现有技术，本发明提供的技术方案至少具有以下优点：

本发明提供了一种基于电极自对准的半导体器件及其制作方法，首先在第二掺杂层背离衬底一侧形成一对应收集极区的自对准电极，进而以自对准电极为掩膜对衬底上的外延结构进行刻蚀，而得到收集极区相应的台面，由于自对准电极与第二掺杂层结合强度大不易脱落，故而，通过精确控制自对准电极的尺寸达到缩小收集极区相应台面的尺寸的目的，有效解决收集极区相应台面尺寸大的问题；

同时，由于先在收集极区相应处形成自对准电极，相当于已经完成在收集极区处欧姆电极的制备，避免了后续制程中对钝化膜对应收集极区处的开孔与连接电极的对准时精确需求，只需要设计连接电极与自对准电极对准接触即可完成对准要求，降低后续制作电极结构的工艺难度，提升了制作工艺稳定性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例提供的一种基于电极自对准的半导体器件的制作方法的流程图；

图2为本申请实施例提供的另一种基于电极自对准的半导体器件的制作方法的流程图；

图3a-图3m为图2中各个步骤相应结构的俯视图；

图4a-图4m为图2中各个步骤相应结构的切面图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

正如背景技术所述，目前采用金属有机化合物化学气相沉积或分子束外延生长的ganrtd器件，表现出了明显的正反向偏压下i-v特性不对称性及多次电压扫描后ndr特性退化现象，主要归因于氮化物材料体系异质结构的强极化效应，以及材料外延技术不成熟产生的高密度缺陷导致的电荷积累效应等。要提升器件的电学性能及稳定性，除了要优化材料外延技术外，也可以从器件工艺制备的角度进行改善，如缩小器件收集极区的面积，不仅可以降低器件本征电容提升频率特性，还可以减小收集极区内的缺陷数量，改善漏电提升器件稳定性。但目前采用光刻胶掩模制备的收集极区的台面，尺寸越小，对后续电极图形的套刻精度要求越高，增加工艺难度，进而限制了其尺寸缩小及器件成品率，因此探索优化ganrtd器件的制备工艺，在减小收集极区的台面尺寸的同时减低工艺难度，对提升ganrtd器件及相应太赫兹振荡源性能及可靠性意义重大。

基于此，本申请实施例提供了一种基于电极自对准的半导体器件及其制作方法，有效解决收集极区相应台面尺寸大的问题，同时降低后续制作电极结构的工艺难度，提升了制作工艺稳定性。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图1至图4m对本申请实施例提供的技术方案进行详细的描述。

参考图1所示，为本申请实施例提供的一种基于电极自对准的半导体器件的制作方法的流程图，其中，制作方法包括：

s1、提供一衬底结构，所述衬底结构包括衬底和在所述衬底上依次叠加的第一掺杂层、有源层和第二掺杂层，其中，所述衬底朝向所述第一掺杂层一侧表面划分为结区和收集极焊盘区，且所述结区包括发射极区和收集极区；

s2、在所述第二掺杂层背离所述衬底一侧、且对应所述收集极区处形成自对准电极；

s3、以所述自对准电极为掩膜，自所述第二掺杂层一侧起朝向所述衬底方向进行刻蚀，直至裸露所述第一掺杂层；

s4、将所述第一掺杂层对应所述结区以外部分去除；

s5、沉积钝化膜覆盖所述衬底结构在所述第二掺杂层侧的裸露面；

s6、去除所述钝化膜对应所述发射极区和所述自对准电极处的部分；

s7、在所述第一掺杂层对应所述发射极区形成发射极、在所述钝化膜对应所述收集极焊盘区形成收集极焊盘及形成连接所述自对准电极和所述收集极焊盘的连接电极。

可以理解的，本申请实施例提供的技术方案，首先在第二掺杂层背离衬底一侧形成一对应收集极区的自对准电极，进而以自对准电极为掩膜对衬底上的外延结构进行刻蚀，而得到收集极区相应的台面，由于自对准电极与第二掺杂层结合强度大不易脱落，故而，通过精确控制自对准电极的尺寸达到缩小收集极区相应台面的尺寸的目的，有效解决收集极区相应台面尺寸大的问题；

同时，由于先在收集极区相应处形成自对准电极，相当于已经完成在收集极区处欧姆电极的制备，避免了后续制程中对钝化膜对应收集极区处的开孔与连接电极的对准时精确需求，只需要设计连接电极与自对准电极对准接触即可完成对准要求，降低后续制作电极结构的工艺难度，提升了制作工艺稳定性。

如图2所示，为本申请实施例提供的另一种基于电极自对准的半导体器件的制作方法的流程图，其中，制作方法包括：

s1、提供一衬底结构，所述衬底结构包括衬底和在所述衬底上依次叠加的第一掺杂层、有源层和第二掺杂层，其中，所述衬底朝向所述第一掺杂层一侧表面划分为结区和收集极焊盘区，且所述结区包括发射极区和收集极区；

s2、在所述第二掺杂层背离所述衬底一侧、且对应所述收集极区处形成自对准电极，包括：s21、在所述第二掺杂层背离所述衬底一侧形成第一掩膜层，所述第一掩膜层对应所述收集极区的区域为镂空区域；s22、在所述第一掩膜层背离所述衬底一侧形成自对准导电层；s23、去除所述第一掩膜层，同时去除所述自对准导电层对应所述第一掩膜层的部分，得到所述自对准电极。

s3、以所述自对准电极为掩膜，自所述第二掺杂层一侧起朝向所述衬底方向进行刻蚀，直至裸露所述第一掺杂层；

s4、将所述第一掺杂层对应所述结区以外部分去除，包括：s41、在所述自对准电极背离所述衬底一侧形成第二掩膜层，所述第二掩膜层对应所述结区以外的部分为镂空区域；s42、刻蚀所述第一掺杂层对应所述第二掩膜层的镂空区域的部分后，去除所述第二掩膜层。

s5、沉积钝化膜覆盖所述衬底结构在所述第二掺杂层侧的裸露面；

s6、去除所述钝化膜对应所述发射极区和所述自对准电极处的部分，包括：s61、在所述钝化膜背离所述衬底一侧形成第三掩膜层，所述第三掩膜层对应所述发射极区和所述自对准电极处的区域为镂空区域；s62、刻蚀所述钝化膜对应所述第三掩膜层的镂空区域的部分后，去除所述第三掩膜层。

s7、在所述第一掺杂层对应所述发射极区形成发射极、在所述钝化膜对应所述收集极焊盘区形成收集极焊盘及形成连接所述自对准电极和所述收集极焊盘的连接电极，包括：s71、在所述钝化膜背离所述衬底一侧形成第四掩膜，所述第四掩膜对应所述发射极区、所述自对准电极处和所述收集极焊盘区为镂空区域，且对应连接所述自对准电极和所述收集极焊盘区之间连接通道处的区域为镂空区域；s72、在所述第四掩膜层背离所述衬底一侧形成电极层；s73、剥离所述第四掩膜层，同时去除所述电极层与所述第四掩膜层对应部分后，在所述第一掺杂层对应所述发射极区形成发射极、在所述钝化膜对应所述收集极焊盘区形成收集极焊盘及对应所述连接通道处形成连接所述自对准电极和所述收集极焊盘的连接电极。

下面结合结构图3a-结构图3m、及结构图4a-结构图4m对本申请实施例提供的技术方案进行更详细的描述，图3a-图3m为图2中各个步骤相应的结构的俯视图，图4a-图4m为图2中各个步骤相应的结构的切面图。需要说明的是，本申请实施例提供的半导体器件可以为共振隧穿二极管，下面以共振隧穿二极管为例对制作过程进行详细描述。

结合图3a和图4a所示，对应步骤s1，提供一衬底结构，衬底结构包括衬底110和在衬底110上依次叠加形成的第一掺杂层120、有源层130和第二掺杂层140，其中，衬底110朝向第一掺杂层120一侧表面划分结区和收集极焊盘区113，结区包括有发射极区111和收集极区112。

在本申请一实施例中，本申请提供的衬底可以为蓝宝石衬底、自支撑gan同质衬底、硅衬底等，对此本申请不做具体限制。

在本申请一实施例中，本申请提供的第一掺杂层和第二掺杂层的材质可以为gan或algan，且第一掺杂层和第二掺杂层的厚度范围可以为100nm-500nm，包括端点值。其中，第一掺杂层和第二掺杂层可以为n+掺杂，且掺杂浓度不小于1*10¹⁹cm^-3。

本申请实施例提供的有源层可以包括依次叠加的发射极隔离层、发射极势垒层、势阱层、收集极势垒层和收集极隔离层。其中，发射极隔离层的材质与第一掺杂层材质相同，收集极隔离层的材质与第二参杂层的材质相同，且发射极隔离层和收集极隔离层的厚度范围可以为5nm-30nm，包括端点值。发射极势垒层和收集极势垒层的材质可以为aln或algan，其厚度范围可以为1nm-8nm，包括端点值。以及，势阱层的材质可以为gan或ingan，其厚度范围可以为1nm-8nm，包括端点值。

在本申请一实施例中，本申请提供的有源层为双势垒结构的量子有源层，其厚度范围可以为13nm-84nm，包括端点值。

结合图3b和图4b所示，对应步骤s21，在第二掺杂层140背离衬底110一侧形成第一掩膜层151，第一掩膜层151对应收集极区的区域为镂空区域。

在本申请一实施例中，可以采用光刻工艺形成第一掩膜层。其中，在形成第一掩膜层之前可以采用金属腐蚀液浸泡去除结构表面残留金属，而后通过有机超声清洗并吹干结构表面；此后，在第二掺杂层背离衬底一侧表面旋涂第一光刻胶层，其厚度可以为1.5μm-3μm，包括端点值。然后通过掩膜板对第一光刻胶层进行曝光显影，形成对应收集极区处直径为0.75μm-3μm(包括端点值)的镂空孔。

结合图3c和图4c所示，对应步骤s22，在第一掩膜层151背离衬底110一侧形成自对准导电层161。

在本申请一实施例中，自对准导电层可以采用电子束蒸镀或磁控溅射工艺形成，本申请实施例提供的自对准导电层可以为多个金属层的叠层，其中，可以依次为ti层(厚度范围为20nm-30nm，包括端点值)、al层(厚度范围为140nm-180nm，包括端点值)、ni层(厚度范围为30nm-50nm，包括端点值)和au层(厚度范围为不小于200nm)。

可以理解的，由于后续需要在自对准电极上形成电极层，故而，本申请实施例提供的au层的厚度设计为不大于300nm。

结合图3d和图4d所示，对应步骤s23，去除第一掩膜层151，同时去除自对准导电层161对应第一掩膜层151的部分，得到自对准电极160。

在本申请一实施例中，本申请提供的所述自对准电极直径可以为0.75μm-3μm，包括端点值。

结合图3e和图4e所示，对应步骤s3，以自对准电极160为掩膜，自第二掺杂层140一侧起朝向衬底110方向进行刻蚀，直至裸露第一掺杂层120。

在本申请一实施例中，可以采用干法刻蚀工艺刻蚀至第一掺杂层。其中，以自对准电极为掩膜，采用感应耦合离子刻蚀工艺自第二掺杂层起开始刻蚀，直至刻蚀裸露第一掺杂层，得到收集极区相应的台面。

在本申请一实施例中，刻蚀后的第一掺杂层背离衬底一侧表面，距离有源层朝向衬底一侧表面的垂直距离可以为50nm-100nm，包括端点值。

结合图3f和图4f所示，对应步骤s41，在自对准电极160背离衬底110一侧形成第二掩膜层152，第二掩膜层152对应结区以外的部分为镂空区域。

在本申请一实施例中，可以采用光刻工艺形成第二掩膜层，其中，在自对准电极背离衬底一侧旋涂第二光刻胶层，第二光刻胶层覆盖第一掺杂层背离衬底一侧裸露表面，及覆盖台面的表面和四周侧面；而后通过对第二光刻胶层曝光显影，得到对应结区以外的部分均为镂空区域的第二掩膜层。

结合图3g和图4g所示，对应步骤s42，刻蚀第一掺杂层120对应第二掩膜层152的镂空区域的部分后，去除第二掩膜层152。

在本申请一实施例中，可以采用干法刻蚀工艺对第一掺杂层进行刻蚀，其中，采用感应耦合离子刻蚀工艺在第二掩膜层的镂空区域处进行刻蚀，将此处的第一掺杂层刻蚀掉而裸露衬底。

结合图3h和图4h所示，对应步骤s5，沉积钝化膜170覆盖衬底结构在第二掺杂层140侧的裸露面。

在本申请一实施例中，钝化层覆盖区域具体为衬底朝向第一掺杂层的裸露面、刻蚀后的第一掺杂层背离衬底一侧表面和四周侧面及台面背离衬底一侧表面和四周侧面。

本申请实施例提供的钝化膜可以采用感应后耦合离子-化学气相沉积进行制备，将衬底结构放入设备的真空腔中，可以在100摄氏度以下生长大于300nm的sio2或si3n4材质的钝化膜，以包裹衬底朝向第一掺杂层的裸露面、刻蚀后的第一掺杂层背离衬底一侧表面和四周侧面及台面背离衬底一侧表面和四周侧面，进而保护有源层。

本申请实施例的钝化层的厚度较大，能够降低连接电极和台面侧壁之间的寄生电容和漏电影响。

结合图3i和图4i所示，对应步骤s61，在钝化膜170背离衬底110一侧形成第三掩膜层153，第三掩膜层153对应发射极区和自对准电极处的区域为镂空区域。

在本申请一实施例中，本申请可以采用光刻工艺形成第三掩膜层，其中，本次光刻工艺形成的第三光刻胶层与第一光刻胶层的形成参数相同，在形成第三光刻胶层后，对第三光刻胶层进行曝光显影得到第三掩膜层。

结合图3j和图4j所示，对应步骤s62，刻蚀钝化膜170对应第三掩膜层153的镂空区域的部分后，去除第三掩膜层153。

在本申请一实施例中，可以采用干法刻蚀对钝化膜进行刻蚀，其中，采用感应耦合离子刻蚀或反应离子刻蚀机对钝化膜进行刻蚀，并去除第三掩膜层。

结合图3k和图4k所示，对应步骤s71，在钝化层170背离衬底110一侧形成第四掩膜层154，第四掩膜层154对应发射极区、自对准电极160处和收集极焊盘区为镂空区域，且对应连接自对准电极160和收集极焊盘区之间连接通道154a的区域为镂空区域。

在本申请一实施例中，本申请可以采用光刻工艺形成第四掩膜层，其中，本次光刻工艺形成的第四光刻胶层与第一光刻胶层的形成参数相同，在形成第四光刻胶层后，对第四光刻胶层进行曝光显影得到第三掩膜层。

结合图3l和图4l所示，对应步骤s72，在第四掩膜层154背离衬底110一侧形成电极层180。

在本申请一实施例中，本申请提供的电极层可以采用电子束蒸发或磁控溅射工艺形成，其中，本申请实施例提供的电极层可以为多个金属层的叠层，其中，可以依次为ti层(厚度范围为20nm-30nm，包括端点值)、al层(厚度范围为140nm-180nm，包括端点值)、ni层(厚度范围为30nm-50nm，包括端点值)和au层(厚度范围为不小于200nm)。

结合图3m和图4m所示，对应步骤s73，剥离第四掩膜层154，同时去除电极层180对应第四掩膜层154的部分后，在第一掺杂层120对应发射极区形成了发射极181、在钝化膜170对应收集极焊盘区形成收集极焊盘182，及在钝化膜170对应连接通道处形成连接电极183，以及，自对准电极160与其上的部分电极层形成了收集极184。

在本申请一实施例中，本申请提供的所述发射极区包括朝向所述收集极焊盘区的开口，所述收集极区位于发射极区的开口范围内。其中，本申请提供的所述连接电极的长度为10μm-20μm，包括端点值；

以及，所述电极连线的宽度为2μm-4μm，包括端点值，将连接电极的总体面积尺寸设计适度，可以减少寄生电容的产生。

相应的，本申请实施例还提了一种基于电极自对准的半导体器件，所述基于电极自对准的半导体器件采用上述任意一实施例提供的基于电极自对准的半导体器件的制作方法制作而成。

在本申请一实施例中，所述基于电极自对准的半导体器件为共振遂穿二极管，其可以为氮化物共振隧穿二极管。

相较于现有技术，本申请实施例提供的技术方案至少具有以下优点：

本申请实施例提供了一种基于电极自对准的半导体器件及其制作方法，首先在第二掺杂层背离衬底一侧形成一对应收集极区的自对准电极，进而以自对准电极为掩膜对衬底上的外延结构进行刻蚀，而得到收集极区相应的台面，由于自对准电极与第二掺杂层结合强度大不易脱落，故而，通过精确控制自对准电极的尺寸达到缩小收集极区相应台面的尺寸的目的，有效解决收集极区相应台面尺寸大的问题；

同时，由于先在收集极区相应处形成自对准电极，相当于已经完成在收集极区处欧姆电极的制备，避免了后续制程中对钝化膜对应收集极区处的开孔与连接电极的对准时精确需求，只需要设计连接电极与自对准电极对准接触即可完成对准要求，降低后续制作电极结构的工艺难度，提升了制作工艺稳定性。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。