一种具有电容的阵列基板及其制备方法与流程

本发明涉及显示技术领域，尤其涉及一种具有电容的阵列基板及其制备方法。

背景技术：

现有的平面显示器件主要包括液晶显示器件(liquidcrystaldisplay，简称lcd)及有机发光二极管显示器件(organiclightemittingdisplay，简称oled)。oled由于重量轻、自发光、广视角、驱动电压低、发光效率高、功耗低、响应速度快等优点，应用范围越来越广泛。oled按照驱动类型可分为无源oled(pm-oled)和有源oled(am-oled)。现有的am-oled器件一般为两个晶体管之间夹着一个存储电容，存储电容是维持像素电极电位的主要手段。存储电容通常由驱动晶体管(drivertft)的栅极、第二金属层及二者之间的绝缘层构成。

参考图1，现有技术中具有电容的阵列基板的层状结构示意图。所述阵列基板包括基板111，阻挡层(m/b)112，缓冲层(buffer)113，第一栅绝缘层(gi1)114，第二栅绝缘层(gi2)115，介电绝缘层(ild)116，平坦层(pln)117，阳极(ano)118，像素定义层(pdl)119，光阻层(photospacer，简称ps)120，薄膜晶体管以及电容。所述薄膜晶体管包括形成在缓冲层113上的有源层(acti)121，形成在第一栅绝缘层114上的第一栅极层(ge1)122，以及形成在介电绝缘层(ild)116上的源漏电极(sd)123。通过形成在第一栅绝缘层114上的第一栅极层(ge1)122和形成在第二栅绝缘层115上的第二栅极层(ge2)124的重叠区域形成所述电容。这种电容设置方式，可以节约空间，利于高分辨率显示技术的开发。但其需要两次栅绝缘层(gi1、gi2)的沉积工艺，以及两次栅极层(ge1、ge2)的沉积并图案化工艺，生产工艺较复杂，且增加了生产成本。

因此，如何简化生产工艺，节约生产成本，同时可以延续空间利用最大化的优点，是阵列基板技术发展过程中亟待解决的问题。

技术实现要素：

本发明的目的在于，针对现有技术存在的问题，提供一种具有电容的阵列基板及其制备方法，可以简化生产工艺，节约生产成本，同时可以节约空间，利于高分辨率显示技术的开发。

为实现上述目的，本发明提供了一种具有电容的阵列基板的制备方法，所述制备方法包括如下步骤：(1)提供一基板，在所述基板上依次形成阻挡层、缓冲层和有源层；(2)在所述有源层上依次沉积栅绝缘层和第一金属层，并对所述第一金属层进行图案化，形成栅电极和扫描线走线，其中，所述扫描线走线作为所述电容的下极板；(3)在所述第一金属层上沉积介电绝缘层，并对所述介电绝缘层进行图案化，形成源漏电极接触孔，其中，所述源漏电极接触孔形成在与所述有源层的两端对应的位置；(4)在所述介电绝缘层上沉积第二金属层，并对所述第二金属层进行图案化，形成源漏电极和电源线走线，其中，所述源漏电极通过所述源漏电极接触孔与所述有源层电连接，所述电源线走线作为所述电容的上极板，所述电容的下极板和所述电容的上极板之间通过所述介电绝缘层绝缘；(5)在所述第二金属层上依次形成平坦层、阳极、像素定义层以及光阻层。

为实现上述目的，本发明还提供了一种具有电容的阵列基板，所述阵列基板包括：基板；依次设于所述基板上的阻挡层、缓冲层和有源层；设于所述有源层上的栅绝缘层，所述栅绝缘层覆盖所述有源层；设于所述栅绝缘层上的栅电极和所述电容的下极板；设于所述栅电极和所述电容的下极板上的介电绝缘层，所述介电绝缘层覆盖所述栅电极和所述电容的下极板；设于所述介电绝缘层上的源漏电极和所述电容的上极板，其中，所述源漏电极通过源漏电极接触孔与所述有源层电连接，所述电容的下极板和所述电容的上极板之间通过所述介电绝缘层绝缘；依次设于所述源漏电极和所述电容的上极板上的平坦层、阳极、像素定义层以及光阻层。

本发明的优点在于：本发明利用扫描线走线和电源线走线的重叠区域形成电容，电容的大小可通过重叠区域面积大小及两层金属之间的介电绝缘层厚度进行调整。可以通过半色调掩膜工艺对介电绝缘层进行部分刻蚀，达到电容区域介电绝缘层厚度减薄、电容增大的目的，同时可保证其它区域介电绝缘层厚度不受影响。相比现有阵列基板的制备方法，本发明具有电容的阵列基板制备方法可以简化生产工艺，提高生产效率与产品良率，节约生产成本，同时可以有效节约空间，提升产品的竞争力，利于高分辨率显示技术的开发。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1，现有技术中具有电容的阵列基板的层状结构示意图；

图2，本发明具有电容的阵列基板制备方法的流程示意图；

图3a-3f，本发明具有电容的阵列基板制备方法的生产制程示意图；

图4，本发明具有电容的阵列基板的层状结构示意图。

具体实施方式

下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的组件或具有相同或类似功能的组件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。此外，本发明在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

本发明具有电容的阵列基板制备方法，利用扫描线(scan)走线和电源线(vdd)走线的重叠区域形成电容(即利用走线充当电容)，电容的大小可通过重叠区域面积大小及两层金属之间的介电绝缘层厚度进行调整。可以通过半色调(halftone)掩膜工艺对介电绝缘层进行部分刻蚀，达到电容区域介电绝缘层厚度减薄、电容增大的目的，同时可保证其它区域介电绝缘层厚度不受影响。相比现有阵列基板的制备方法，本发明具有电容的阵列基板制备方法可以简化生产工艺，提高生产效率与产品良率，节约生产成本，同时可以节约空间，提升产品的竞争力，利于高分辨率显示技术的开发。

参考图2、图3a-3f以及图4，其中，图2为本发明具有电容的阵列基板制备方法的流程示意图，图3a-3f为本发明具有电容的阵列基板制备方法的生产制程示意图，图4为本发明具有电容的阵列基板的层状结构示意图。所述制备方法包括如下步骤：s21：提供一基板，在所述基板上依次形成阻挡层、缓冲层和有源层；s22：在所述有源层上依次沉积栅绝缘层和第一金属层，并对所述第一金属层进行图案化，形成栅电极和扫描线走线，其中，所述扫描线走线作为所述电容的下极板；s23：在所述第一金属层上沉积介电绝缘层，并对所述介电绝缘层进行图案化，形成源漏电极接触孔，其中，所述源漏电极接触孔形成在与所述有源层的两端对应的位置；s24：在所述介电绝缘层上沉积第二金属层，并对所述第二金属层进行图案化，形成源漏电极和电源线走线，其中，所述源漏电极通过所述源漏电极接触孔与所述有源层电连接，所述电源线走线作为所述电容的上极板，所述电容的下极板和所述电容的上极板之间通过所述介电绝缘层绝缘；s25：在所述第二金属层上依次形成平坦层、阳极、像素定义层以及光阻层。以下对本发明所述制备方法做详细说明。

关于步骤s21：提供一基板，在所述基板上依次形成阻挡层、缓冲层和有源层，请一并参考图2以及图3a，其中图3a为本发明一实施例在基板上依次形成阻挡层、缓冲层和有源层的示意图。其中，基板211可以为玻璃(glass)基板或由柔性基底材料(pi)制成的柔性基板。具体的，提供一基板211，在基板211上沉积形成阻挡层(m/b)212；在阻挡层212上形成缓冲层(buffer)213；在缓冲层213上形成阵列基板的薄膜晶体管220的有源层(acti)221。其中，通过在缓冲层213上沉积有源层221，对有源层221进行结晶，并进行图案化，使得所述有源层221包括多晶硅区2211以及形成在多晶硅区2211两端的源漏极接触区2212。

关于步骤s22：在所述有源层上依次沉积栅绝缘层和第一金属层，并对所述第一金属层进行图案化，形成栅电极和扫描线走线，其中，所述扫描线走线作为所述电容的下极板，请一并参考图2以及图3b，其中图3b为本发明一实施例形成栅电极和扫描线走线的示意图。具体的，通过对沉积在栅绝缘层(gi1)214上的第一金属层进行图案化，分别形成栅电极(ge1)222和扫描线走线231；所述栅电极222位于所述有源层221的多晶硅区2211的上方，所述扫描线走线231作为所述阵列基板的电容230的下极板231。也即，所述栅电极222和所述电容230的下极板231同时制作且位于同一层(均形成在栅绝缘层214上)。

其中，所述第一金属层的材料可以为钛、铝、钼或铜，金属厚度为1000a～5000a。也即，所述电容230的下极板231的材料可以为钛、铝、钼或铜，金属厚度为1000a～5000a。

关于步骤s23：在所述第一金属层上沉积介电绝缘层，并对所述介电绝缘层进行图案化，形成源漏电极接触孔，其中，所述源漏电极接触孔形成在与所述有源层的两端对应的位置，请一并参考图2以及图3c，其中图3c为本发明一实施例沉积并图案化介电绝缘层的示意图。具体的，在图3c所示实施例中，采用半色调(halftone)掩膜工艺对所述介电绝缘层(ild)215进行部分刻蚀，在所述介电绝缘层215上形成源漏电极接触孔2151以及一沟槽2152。其中，源漏电极接触孔2151的底部位于所述有源层221的源漏极接触区2212；所述沟槽2152形成在与所述扫描线走线231(即所述电容230的下极板231)对应的位置。也即，所述电容230的介电绝缘层由沟槽2152处剩余的介电绝缘层组成。其中，沟槽2152为优选设置方案，用于减薄电容区域的介电绝缘层厚度、增大电容，在其它实施例中，在所述介电绝缘层215上也可以仅形成源漏电极接触孔2151。

其中，所述介电绝缘层215的材料为sinx、sio2、或sinx与sio2的组合。通过在所述介电绝缘层215上形成沟槽2152，可以达到减薄电容区域的介电绝缘层厚度、增大电容的目的，同时可保证其它区域介电绝缘层厚度不受影响。通过halftone工艺，可以进行沟槽2152深浅的调整，来调整沟槽2152处剩余的介电绝缘层厚度，从而增大或缩小电容。优选的，沟槽2152处剩余的介电绝缘层厚度为500a～6000a，也即，所述电容230的上下极板之间的介电绝缘层的厚度为500a～6000a。

关于步骤s24：在所述介电绝缘层上沉积第二金属层，并对所述第二金属层进行图案化，形成源漏电极和电源线走线，其中，所述源漏电极通过所述源漏电极接触孔与所述有源层电连接，所述电源线走线作为所述电容的上极板，所述电容的下极板和所述电容的上极板之间通过所述介电绝缘层绝缘，请一并参考图2以及图3d，其中图3d为本发明一实施例形成源漏电极和电源线走线的示意图。具体的，通过在介电绝缘层215上沉积第二金属层，并对第二金属层进行图案化，分别形成源漏电极(s/d)224和电源线走线232。其中，所述源漏电极223通过所述源漏电极接触孔2151与所述有源层221电连接(具体的，所述源漏电极223通过所述源漏电极接触孔2151与所述有源层221的源漏极接触区2212电连接)；所述电源线走线232作为所述阵列基板的电容230的上极板232，所述电容230的下极板231和所述电容230的上极板232之间通过所述介电绝缘层215绝缘。也即，所述源漏电极223和所述电容230的上极板232同时制作且均形成在所述介电绝缘层215上。在本实施例中，所述电容230的上极板232形成在所述介电绝缘层215上的沟槽2152内。在其它实施例中，所述源漏电极223和所述电容230的上极板232也可以为同时制作且位于同一层(均形成在所述介电绝缘层215上)。

其中，所述第二金属层的材料可以为钛、铝、钼或铜，金属厚度为1000a～5000a。也即，所述电容230的上极板232的材料可以为钛、铝、钼或铜，金属厚度为1000a～5000a。

至此，本发明所述阵列基板的电容230制作完毕。所述电容230的下极板231由第一金属层形成的扫描线(scan)走线231组成，该金属可以是钛，铝，钼，铜等金属，金属厚度为1000a～5000a；所述电容230的上极板232由第二金属层形成的电源线(vdd)走线232组成，该金属可以是钛，铝，钼，铜等金属，金属厚度为1000a～5000a；所述电容230的介电绝缘层由沟槽2152处剩余介电绝缘层215组成，介电绝缘层215可以为sinx，sio2，或sinx&sio2的组合，其厚度为500a～6000a，且可以通过halftone工艺进行调整；所述电容230的大小可以通过扫描线(scan)走线和电源线(vdd)走线重叠区域面积及沟槽2152的深度进行调整。

关于步骤s25：在所述第二金属层上依次形成平坦层、阳极、像素定义层以及光阻层，请一并参考图2、图3e-3f以及图4，其中图3e为本发明一实施例形成平坦层的示意图，图3f为本发明一实施例形成阳极的示意图，图4为本发明一实施例阵列基板的层状结构示意图。

具体的，在所述介电绝缘层17上的源漏电极223和电源线走线232上方涂布有机膜层，并进行图案化，形成平坦层(pln)216，如图3e所示。

具体的，在所述平坦层216上方沉积阳极金属(pe)并进行图案化，形成所述阳极(ano)217，如图3f所示。其中，所述阳极217位于所述源漏电极223上方并与所述源漏电极223电连接。

具体的，在阳极217上方涂布有机光阻并进行图案化，形成所述像素定义层(pdl)218以及所述光阻层(photospacer，简称ps)219。至此，本发明阵列基板即制作完成，其层状结构示意图如图4所示。

采用本发明所述制备方法制备的阵列基板，利用扫描线(scan)走线和电源线(vdd)走线的重叠区域形成电容，电容的大小可通过重叠区域面积大小及两层金属之间的介电绝缘层厚度进行调整。可以通过半色调(halftone)掩膜工艺对介电绝缘层进行部分刻蚀，达到电容区域介电绝缘层厚度减薄、电容增大的目的，同时可保证其它区域介电绝缘层厚度不受影响。相比现有阵列基板的制备方法，本发明具有电容的阵列基板制备方法可以简化生产工艺，提高生产效率与产品良率，节约生产成本，同时延续空间利用最大化的优点，可以有效节约空间，提升产品的竞争力，利于高分辨率显示技术的开发。

参考图4，本发明具有电容的阵列基板的层状结构示意图。本发明阵列基板包括：基板211，依次设于所述基板211上的阻挡层212、缓冲层213和有源层221，设于所述有源层221上的栅绝缘层214，设于所述栅绝缘层214上的栅电极222和所述电容230的下极板231，设于所述栅电极222和所述电容230的下极板231上的介电绝缘层215，设于所述介电绝缘层215上的源漏电极223和所述电容230的上极板232，所述源漏电极224通过源漏电极接触孔2151与所述有源层221电连接，依次设于所述源漏电极223和所述电容239的上极板232上的平坦层216、阳极217、像素定义层218以及光阻层219。其中，所述栅绝缘层214覆盖所述有源层221，所述介电绝缘层215覆盖所述栅电极222和所述电容230的下极板231，所述电容230的下极板231和所述电容230的上极板232之间通过所述介电绝缘层215绝缘。

具体的，所述有源层221包括多晶硅区2211以及形成在多晶硅区2211两端的源漏极接触区2212，所述源漏电极接触孔2151的底部位于所述有源层221的源漏极接触区2212，所述源漏电极223通过所述源漏电极接触孔2151与所述有源层221的源漏极接触区2212电连接。

具体的，所述电容230的下极板231由与所述栅电极222同时形成的扫描线(scan)走线组成，下极板231的金属可以是钛，铝，钼，铜等金属，金属厚度为1000a～5000a；所述电容230的上极板232由与所述源漏电极223同时形成的电源线(vdd)走线组成，上极板232金属可以是钛，铝，钼，铜等金属，金属厚度为1000a～5000a；所述电容230的介电绝缘层由扫描线(scan)走线和电源线(vdd)走线之间的介电绝缘层215组成，介电绝缘层215可以为sinx，sio2，或sinx&sio2的组合，其厚度为500a～6000a；所述电容230的大小可以通过扫描线(scan)走线和电源线(vdd)走线重叠区域面积进行调整。

优选的，在本实施例中，所述介电绝缘层215上与所述电容230的下极板231对应的位置设有一沟槽2152，所述电容230的上极板232形成在所述沟槽2152内，所述电容230的介电绝缘层由沟槽2152处剩余介电绝缘层215组成。所述沟槽2152可以与所述源漏电极接触孔2151同时形成，其深度可以通过halftone工艺进行调整。从而，所述电容230的大小可以通过扫描线(scan)走线和电源线(vdd)走线重叠区域面积及沟槽2152的深度进行调整。

采用本发明阵列基板，利用扫描线(scan)走线和电源线(vdd)走线的重叠区域形成电容，电容的大小可通过重叠区域面积大小及两层金属之间的介电绝缘层厚度进行调整。可以通过半色调(halftone)掩膜工艺对介电绝缘层进行部分刻蚀，达到电容区域介电绝缘层厚度减薄、电容增大的目的，同时可保证其它区域介电绝缘层厚度不受影响。可以简化生产制备工艺，提高生产效率与产品良率，节约生产成本，同时可以有效节约空间，提升产品的竞争力，利于高分辨率显示技术的开发。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。