由芯片堆叠形成空腔的具有滤波器芯片的封装模块结构的制作方法

本实用新型涉及半导体封装领域，尤其涉及一种由芯片堆叠形成空腔的具有滤波器芯片的封装模块结构。

背景技术：

为迎合电子产品日益轻薄短小的发展趋势，滤波器与射频发射组件、接收组件需要被高度集成在有限面积的封装模块结构中，形成系统级封装 (SystemInPackage，SIP)结构，以减小硬件系统的尺寸。

对于系统级封装模块结构中的滤波器与射频前端模块封装整合技术，业内仍存在相当多的技术问题亟需解决，例如，滤波器的保护结构、多个芯片之间的连接结构、多个芯片的布局等等。

技术实现要素：

本实用新型的目的在于提供一种由芯片堆叠形成空腔的具有滤波器芯片的封装模块结构。

为实现上述实用新型目的之一，本实用新型一实施方式提供一种由芯片堆叠形成空腔的具有滤波器芯片的封装模块结构，包括：

封装基板，具有相对设置的基板上表面及基板下表面，所述封装基板具有腔室，所述基板下表面的一侧具有若干外部引脚，所述封装基板具有若干通孔；

滤波器芯片，设置于所述腔室内，所述滤波器芯片具有相对设置的第一上表面及第一下表面，所述第一上表面与所述基板上表面位于同侧，且所述第一上表面具有若干第一电极；

功能芯片，设置于所述封装基板的上方，所述功能芯片具有相对设置的第二上表面及第二下表面，所述第二下表面与所述基板上表面面对面设置，且所述第二上表面具有若干第二电极；

若干互连结构，其经过孔洞导通若干第一电极及若干第二电极，所述互连结构通过所述通孔而导通所述第一电极、所述第二电极及所述外部引脚。

作为本实用新型一实施方式的进一步改进，所述通孔与所述第二电极相互间隔分布。

作为本实用新型一实施方式的进一步改进，所述互连结构包括金属柱及电镀层结构，所述金属柱导通所述第二电极，所述电镀层结构导通所述第一电极及所述金属柱，且所述电镀层结构通过所述通孔延伸至所述封装基板的下方而导通所述外部引脚。

作为本实用新型一实施方式的进一步改进，所述电镀层结构包括相互导通的上重布线层、中间布线层及下重布线层，所述上重布线层位于所述封装基板的上方并导通所述第一电极及所述第二电极，所述下重布线层位于所述封装基板的下方并导通所述外部引脚，所述中间布线层包括相连的位于所述基板上表面的第一电镀层、位于所述通孔内壁的第二电镀层及位于所述基板下表面的第三电镀层，其中，所述第一电镀层连接所述上重布线层，所述第三电镀层连接所述下重布线层。

作为本实用新型一实施方式的进一步改进，所述封装模块结构包括位于所述基板上表面、第一上表面上方的第一绝缘层、经过所述第一绝缘层上的孔洞而导通所述第一电镀层及所述第一电极的第一上重布线层、连接所述第一绝缘层及所述第二下表面的第二绝缘层以及经过所述第二绝缘层上的孔洞而导通所述第一上重布线层的第二上重布线层，所述第二上重布线层导通所述金属柱。

作为本实用新型一实施方式的进一步改进，所述第一绝缘层及所述第二绝缘层配合形成围堰，所述围堰与所述第二下表面、第一上表面配合而围设形成空腔，所述围堰包括位于若干第一电极内侧的第一围堰及位于若干第一电极外侧的第二围堰，所述第一围堰与所述第二下表面、所述第一上表面相互配合而围设形成空腔，所述第二围堰朝远离所述第一围堰的方向延伸直至所述第二围堰的外侧缘与所述封装基板的外侧缘齐平，且所述第二围堰暴露出所述通孔。

作为本实用新型一实施方式的进一步改进，所述封装模块结构还包括位于所述封装基板远离所述基板下表面的一侧的第一塑封层及顶部塑封层，所述第一塑封层包覆所述第二绝缘层暴露在外的上表面区域、所述功能芯片及所述金属柱，所述第一塑封层填充所述通孔，所述第二上重布线层经过所述第一塑封层及所述第二绝缘层上的孔洞而导通所述第一上重布线层，所述第二上重布线层延伸至所述第一塑封层的上表面而导通所述金属柱，且所述顶部塑封层包覆所述第一塑封层及所述第二上重布线层。

作为本实用新型一实施方式的进一步改进，所述封装模块结构包括包覆所述第三电镀层及基板下表面的第三绝缘层、经过所述第三绝缘层上的孔洞而导通所述第三电镀层并往所述第三绝缘层的下表面方向延伸的下重布线层以及包覆所述第三绝缘层及所述下重布线层的第四绝缘层，所述外部引脚连接所述下重布线层，且所述第四绝缘层暴露所述外部引脚。

作为本实用新型一实施方式的进一步改进，所述滤波器芯片与所述腔室的间隙、所述基板下表面及所述第一下表面设置有第二塑封层，所述第一上表面与所述基板上表面齐平。

与现有技术相比，本实用新型的有益效果在于：本实用新型一实施方式利用封装技术将两个不同的芯片封装于同一封装基板，可以实现多芯片的高度集成，提高封装基板的利用率，进而实现封装模块结构的小型化；另外，滤波器芯片及功能芯片呈上下分布，位于封装基板上方的功能芯片并不占用封装基板的空间，可以进一步提高封装基板的利用率，且滤波器芯片及功能芯片之间的间距变小，便于实现滤波器芯片及功能芯片之间的互连，简化互连结构；而且，滤波器芯片内嵌设置于腔室中，使得封装模块结构更加轻薄。

附图说明

图1是本实用新型一示例的射频前端模块；

图2是本实用新型另一示例的射频前端模块；

图3是本实用新型一实施方式的封装模块结构的剖视图；

图4是本实用新型一实施方式的围堰配合通孔及第一电极的示意图；

图5是本实用新型一实施方式的封装模块结构的制作方法的步骤图；

图6a至图6z-19是本实用新型一实施方式的封装模块结构的制作方法的流程图。

具体实施方式

以下将结合附图所示的具体实施方式对本实用新型进行详细描述。但这些实施方式并不限制本实用新型，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本实用新型的保护范围内。

在本申请的各个图示中，为了便于图示，结构或部分的某些尺寸会相对于其它结构或部分夸大，因此，仅用于图示本申请的主题的基本结构。

另外，本文使用的例如“上”、“上方”、“下”、“下方”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系。空间相对位置的术语可以旨在包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的设备翻转，则被描述为位于其他单元或特征“下方”或“之下”的单元将位于其他单元或特征“上方”。因此，示例性术语“下方”可以囊括上方和下方这两种方位。设备可以以其他方式被定向(旋转90度或其他朝向)，并相应地解释本文使用的与空间相关的描述语。

参图1及图2，本实用新型一实施方式提供一种通用的射频前端模块，射频前端模块可用于手机、电脑等移动设备或者是其他电子设备中。

结合图1，在一示例中，射频前端模块包括功率放大器模块200(Power Amplifier Module，PAM)，功率放大器模块200包括依次电性连接的第一放大器单元201、第一RF开关单元202及第一RF滤波器单元203，第一放大器单元201为多模式-宽带宽的功率放大器单元。

实际操作中，第一放大器单元201用于接收其他部件输出的调制信号，经过功率放大器模块200的调制、放大及滤波操作后，由滤波器单元203输出。

结合图2，在另一示例中，射频前端模块包括接收分集模块300(Receive Diversity Module，RDM)，接收分集模块300包括依次电性连接的低噪音放大复用器301(LNA Multiplexer Module，LMM)、第二RF滤波器单元302 及RF天线开关单元303，其中，低噪音放大复用器301包括电性连接的第二放大器单元3011及第二RF开关单元3012，第二放大器单元3011为多模式- 宽带宽的低噪声放大器单元，第二RF开关单元3012的两端分别连接第二放大器单元3011及第二RF滤波器单元302。

实际操作中，信号经过天线共用器304分为高频信号及低频信号，这里，以高频信号为例，高频信号进入RF天线开关单元303，而后依次经过第二 RF滤波器单元302及低噪音放大复用器301的滤波、调制、放大操作后由第二放大器单元3011输出。

可以理解的，上述RF开关单元、滤波器单元、放大器单元等各个单元之间的电性连接可以通过封装工艺实现，即将RF开关芯片、放大器芯片、滤波器芯片等封装在一起而实现各项功能。

本实施方式以RF开关芯片、放大器芯片、滤波器芯片的封装模块结构、工艺为例做说明。

参图3，为本实用新型一实施方式的由芯片堆叠形成空腔的具有滤波器芯片的封装模块结构100的剖视图。

封装模块结构100包括封装基板10、滤波器芯片20、功能芯片30及若干互连结构50。

封装基板10具有相对设置的基板上表面11及基板下表面12，封装基板 10具有腔室101。

这里，封装基板10为承载芯片的承载板，封装基板10可以是有机树脂制成的印刷电路板，也可以是玻璃基板或陶瓷基板等等。

腔室101可以是贯穿封装基板10的贯穿孔，但不以此为限。

滤波器芯片20设置于腔室101内，滤波器芯片20具有相对设置的第一上表面21及第一下表面22，第一上表面21与基板上表面11位于同侧，且第一上表面21具有若干第一电极211。

第一电极211朝远离第一下表面22的方向凸伸出第一上表面21，但不以此为限。

滤波器芯片20可以是表面声波滤波器芯片(Surface Acoustic Wave， SAW)或体积声波滤波器芯片(Bulk Acoustic Wave，BAW)，但不以此为限，滤波器芯片20表面的活性区域(Active Zone)需要在无外物接触或是覆盖情况下才能正常工作，也就是说，需要在滤波器芯片20的下方形成一空腔以保护该活性区域。

功能芯片30设置于封装基板10的上方，功能芯片30具有相对设置的第二上表面31及第二下表面32，第二下表面32与基板上表面11面对面设置，且第二上表面31具有若干第二电极311。

第二电极311朝远离第二下表面32的方向凸伸出第二上表面31，但不以此为限。

功能芯片30为放大器芯片或RF开关芯片，但不以此为限。

若干互连结构50经过孔洞导通若干第一电极211及若干第二电极311。

这里，“若干互连结构50经过孔洞导通若干第一电极211及若干第二电极311”是指至少部分互连结构50通过孔洞而实现第一电极211与第二电极311之间的电性连接，即实现滤波器芯片20与功能芯片30的互连。

本实施方式利用封装技术将两个不同的芯片(滤波器芯片20及功能芯片30) 封装于同一封装基板10，可以实现多芯片的高度集成，提高封装基板10的利用率，进而实现封装模块结构100的小型化。

另外，滤波器芯片20及功能芯片30呈上下分布，位于封装基板10上方的功能芯片30并不占用封装基板10的空间，可以进一步提高封装基板10的利用率，且滤波器芯片20及功能芯片30之间的间距变小，便于实现滤波器芯片20 及功能芯片30之间的互连，简化互连结构。

而且，滤波器芯片20内嵌设置于腔室101中，使得封装模块结构100更加轻薄。

需要说明的是，本实施方式的封装模块结构100以一个滤波器芯片20 及一个功能芯片30装载于封装基板10为例，可以理解的，在实际运用中，参考图1及图2，可以包含多个滤波器芯片20及多个功能芯片30，例如，滤波器芯片20的周围(包括上下前后左右三维方向)可电性连接有多个功能芯片30等。

在本实施方式中，功能芯片30位于腔室101的上方，若干第一电极211 与若干第二电极311面对背设置。

也就是说，滤波器芯片20与功能芯片30是上下对应设置的，第一电极 211与第二电极311位于封装基板10相对的两侧，如此，在水平方向来说，滤波器芯片20的设置并不会过多占用封装基板10水平方向的空间，封装基板10的尺寸可以做小。

这里，功能芯片30的尺寸大于滤波器芯片20的尺寸，且功能芯片30 与腔室101之间为部分重叠。

也就是说，功能芯片30的外轮廓于封装基板10上的垂直投影与腔室101 之间为部分重叠。

在本实施方式中，封装基板10的一侧具有若干外部引脚121，互连结构 50用于导通第一电极211、第二电极311及外部引脚121。

外部引脚121可以是球栅阵列(Ball Grid Array，BGA)、焊盘等等，封装模块结构100通过外部引脚121可以与其他芯片或基板等实现电性连接，这里，外部引脚121以球栅阵列121为例，外部引脚121凸伸出封装模块结构100的下表面。

另外，这里以若干外部引脚121位于基板下表面12的一侧为例，但不以此为限，外部引脚121也可位于其他区域。

封装基板10具有若干通孔13，互连结构50通过通孔13而导通第一电极211、第二电极311及外部引脚121。

在本实施方式中，通孔13与第二电极311相互间隔分布。

这里，通孔13位于第二电极311的外侧，且通孔13位于腔室101的外侧，此时，位于基板下表面12一侧的外部引脚121可以朝功能芯片30的两侧外移，便于提前布置其它芯片埋入的空间，从而便于实现高性能和小尺寸的多芯片2.5D或3D堆叠集成封装和模组。

在本实施方式中，互连结构50包括金属柱51及电镀层结构53。

金属柱51导通第二电极311，此时，金属柱51设置于第二电极311的上方。

电镀层结构53导通第一电极211及金属柱51，且电镀层结构53通过通孔13延伸至封装基板10的下方而导通外部引脚121。

具体的，电镀层结构53包括相互导通的上重布线层531、中间布线层 532及下重布线层533。

上重布线层531位于封装基板10的上方并导通第一电极211及第二电极311。

中间布线层532包括相连的位于基板上表面11的第一电镀层5321、位于通孔13内壁的第二电镀层5322及位于基板下表面12的第三电镀层5323。

第一电镀层5321连接上重布线层531。

连接上重布线层531的第一电镀层5321延伸至基板上表面11的宽度大致等于对应的第三电镀层5323延伸至基板下表面12的宽度。

这里，一方面，基板上表面11及基板下表面12均设置有电镀层，可以提高电镀层与封装基板10结合的牢靠度；另一方面，第一电镀层5321朝向第一电极211方向延伸，便于上重布线层531连接第一电镀层5321，通孔13 可以朝两侧外移，进而使得基板下表面12的外部引脚121可以外移。

下重布线层533位于封装基板10的下方并导通外部引脚121，且下重布线层533连接第三电镀层5323。

这里，上重布线层531包括第一上重布线层5311及第二上重布线层 5312。

具体的，封装模块结构100包括位于基板上表面11、第一上表面21上方的第一绝缘层70、经过第一绝缘层70上的孔洞而导通第一电镀层5321及第一电极211的第一上重布线层5311、连接第一绝缘层70及第二下表面32 的第二绝缘层71以及经过第二绝缘层71上的孔洞而导通第一上重布线层 5311的第二上重布线层5312，第二上重布线层5312导通金属柱51。

封装模块结构100包括包覆第三电镀层5323及基板下表面12的第三绝缘层72、经过第三绝缘层72上的孔洞导通第三电镀层5323并往第三绝缘层 72的下表面方向延伸的下重布线层533以及包覆第三绝缘层72及下重布线层533的第四绝缘层73，外部引脚121连接下重布线层533，且第四绝缘层 73暴露外部引脚121。

下重布线层533的设置不仅可以扩大重布线范围，提高后续外部引脚121 布设的自由度，还可以进一步辅助外部引脚121的外移。

金属柱51为铜柱，上重布线层531、中间布线层532及下重布线层533 均为铜层。

本实施方式采用简洁的重布线(RDL)方案实现了第一电极211、第二电极311 及外部引脚121之间的电性连接，工艺稳定且可靠性高。

重布线的金属线材料是铜(即上重布线层531、中间布线层532及下重布线层533均为铜层)，重布线铜与芯片电极(包括第一电极211及第二电极311) 之间可以设置增强重布线铜和芯片电极相互附着力的金属或合金薄膜，该金属或者合金材料可以是镍，钛，镍铬，钛钨等。

封装基板10、上重布线层531及下重布线层533之间夹设有第一绝缘层70、第二绝缘层71及第三绝缘层72，从而实现各个部件之间的电气隔绝。

可以理解的，重布线方案中的上重布线层531不以上述的两层为限，下重布线层533也不以上述的一层为限，可以根据实际情况而定。

另外，本实施方式设置第二上重布线层5312的优势在于：结构简单，降低工艺难度，提高生产效率。

在本实施方式中，第一绝缘层70及第二绝缘层71配合形成围堰40，围堰40与第二下表面32、第一上表面21配合而围设形成空腔S，该空腔S对应滤波器芯片20表面的活性区域。

本实施方式通过设置围堰40形成空腔S，可以有效避免在封装模块结构制作过程中或是在封装模块结构使用过程中外界物质进入空腔S内部而影响滤波器芯片20的正常使用，从而提高封装模块结构100的整体性能。

在本实施方式中，空腔S位于若干第一电极211的内侧。

围堰40包括位于若干第一电极211内侧的第一围堰41及位于若干第一电极211外侧的第二围堰42，第一围堰41与第二下表面32及第一上表面21 相互配合而围设形成空腔S。

这里，第一围堰41位于通孔13的内侧，第二围堰42部分位于通孔13 内侧，部分位于通孔13外侧。

由于围堰40具有一定的高度，当围堰40的下表面面积过小时，可能会无法支撑该高度的围堰40，从而导致围堰40出现坍塌现象，本实施方式的围堰40包括第一围堰41及第二围堰42，围堰40具有足够大的下表面，提高了整个围堰40的稳定性；另外，围堰40下表面可以和滤波器芯片20上表面空腔S区域外的滤波器芯片20上表面全部区域结合，进一步提高空腔S 的成型稳定性。

结合图4，若干通孔13呈阵列分布于基板上表面11，且相邻通孔13之间具有间隔，两列通孔13之间具有一空间，腔室101位于该空间内，且腔室 101与通孔13之间具有间隔，第一围堰41对应腔室101的内部区域，且第一围堰41实质是位于第一电极211的内侧，第二围堰42由对应腔室101的内部区域朝向通孔13方向延伸，且开槽43位于围堰40的上方，开槽43位于功能芯片30的外侧。

另外，第二围堰42朝远离第一围堰41的方向延伸直至第二围堰42的外侧缘与封装基板10的外侧缘齐平，且第二围堰42暴露出通孔13。

当然，由于封装基板10是四边形结构，外侧缘还包括封装基板10的前侧侧缘及后侧侧缘，第二围堰42也会一并延伸至前侧侧缘及后侧侧缘，但不以此为限，封装基板10也可以是其他形状的结构。

需要说明的是，第一围堰41与第二围堰42之间可以是相互独立的，例如第一围堰41为第一环状结构，第一环状结构位于若干第一电极211的内侧，第二围堰42为第二环状结构，第二环状结构位于若干第一电极211的外侧。

当然，第一围堰41与第二围堰42之间也可以是相互连通的，此时，第一围堰41与第二围堰42之间通过第三围堰45实现互连，第三围堰45位于相邻的通孔13、相邻的第一电极211之间或者是其他区域，也就是说，此时的围堰 40布满基板上表面11及第一上表面21上方除去空腔S及通孔13区域的其他全部区域。

在本实施方式中，功能芯片30的第二下表面32覆盖第一围堰41的上表面，且第二下表面32与第二围堰42的上表面部分重叠，第一上表面21 及基板上表面11一同覆盖第一围堰41的下表面及第二围堰42的下表面。

围堰40由光敏感的绝缘材料制成，但不以此为限。

在本实施方式中，封装模块结构100还包括第一塑封层60及顶部塑封层62。

第一塑封层60包覆第二绝缘层71暴露在外的上表面区域(即第二围堰 42暴露在外的上表面区域)、功能芯片30及金属柱51，第一塑封层60填充通孔13，第二上重布线层5312经过第一塑封层60及第二绝缘层71上的孔洞而导通第一上重布线层5311，第二上重布线层5312延伸至第一塑封层60 的上表面而导通金属柱51，且顶部塑封层62包覆第一塑封层60及第二上重布线层5312。

这里，第一塑封层60暴露出金属柱51的上端面，第一塑封层60及第二绝缘层71上形成有开槽43，开槽43暴露出第一上重布线层5311，开槽43 为上宽下窄的斜槽，第二上重布线层5312沿着开槽43的内壁设置并延伸至第一塑封层60的上表面而导通金属柱51。

第一塑封层60及顶部塑封层62均位于封装基板10远离基板下表面12 的一侧。

也就是说，此时第一塑封层60位于第二围堰42的上方及通孔13内部，第一塑封层60包覆功能芯片30周围所有的开放区域及通孔13内部区域，而顶部塑封层62包覆暴露在外的第一塑封层60及第二上重布线层5312。

第一塑封层60及顶部塑封层62可以是EMC(Epoxy Molding Compound) 塑封层，由于本实施方式利用围堰40可以阻挡外界物质进入空腔S，无需考虑第一塑封层60及顶部塑封层62是否会因为材料问题而影响空腔S内的保护区域，因此，第一塑封层60及顶部塑封层62材料的选择范围大大扩大，进而可以规避特定塑封材料的选择、大幅扩宽塑封制程工艺窗口以及有效降低成本。

在本实施方式中，滤波器芯片20的第一上表面21与基板上表面11齐平，而且，滤波器芯片20与腔室101的间隙、基板下表面12及第一下表面 22设置有第二塑封层61。

也就是说，第三电镀层5323实质是位于第二塑封层61的下方，而第三绝缘层72实质也是位于第二塑封层61的下方，第二塑封层61的其他说明可以参考第一塑封层60的说明，在此不再赘述。

这里，通过第二塑封层61的设置，一方面，可以补偿滤波器芯片20与封装基板10之间的厚度差异，从而实现第一上表面21与基板上表面11齐平，以便于后续第一绝缘层70、第三绝缘层72等结构的成型；另一方面，第二塑封层61可以起到保护滤波器芯片20以及固定滤波器芯片20与腔室101 的相对位置的作用。

本实用新型一实施方式还提供一种封装模块结构100的制作方法，结合前述封装模块结构100的说明及图5、图6a至图6z-19，制作方法包括步骤：

S1：参图6a，提供封装基板10，其具有相对设置的基板上表面11及基板下表面12；

S2：参图6b，于封装基板10上形成腔室101；

S3：参图6c，提供滤波器芯片20，滤波器芯片20具有相对设置的第一上表面21及第一下表面22，第一上表面21具有若干第一电极211；

S4：参图6d至图6j，将滤波器芯片20装载至腔室101，第一上表面21与基板上表面11位于同侧；

步骤S4具体如下：

参图6d，提供一临时贴合板90；

参图6e，将封装基板10的基板上表面11贴合于临时贴合板90；

参图6f，将滤波器芯片20装载至腔室101，第一上表面21与基板上表面 11位于同侧；

这里，第一上表面21也贴合于临时贴合板90，如此，可实现第一上表面 21与基板上表面11齐平。

参图6g，形成包覆滤波器芯片20与腔室101的间隙、基板下表面12及第一下表面22的第二塑封层61；

参图6h，去除临时贴合板90；

参图6i，反转封装基板10。

参图6j，于封装基板10上形成若干通孔13，通孔13贯穿第二塑封层61。

S5：参图6k至图6v，于封装基板10上形成第一互连结构，第一互连结构导通第一电极211；

步骤S5具体如下：

参图6k至图6n，于基板上表面11形成第一电镀层5321，于通孔13内壁形成第二电镀层5322，于第二塑封层61下方形成第三电镀层5323；

具体如下：

参图6k，于基板上表面11的上方及第二塑封层61的下方分别形成第一光刻胶层81及第二光刻胶层82；

参图6l，于第一光刻胶层81曝光和显影形成第一开孔811，第一开孔811 暴露出通孔13及基板上表面11，于第二光刻胶层82曝光和显影形成第二开孔 821，第二开孔821暴露出通孔13及第二塑封层61；

参图6m，于暴露在外的基板上表面11形成第一电镀层5321，于暴露在外的通孔13内壁形成第二电镀层5322，于暴露在外的第二塑封层61形成第三电镀层5323；

参图6n，去除第一光刻胶层81及第二光刻胶层82。

参图6o，于基板上表面11布设第一绝缘层70；

参图6p至图6t，于第一绝缘层70的上方形成经过第一绝缘层70上的孔洞导通第一电极211及第一电镀层5321的第一上重布线层5311；

具体如下：

参图6p，于第一绝缘层70曝光和显影形成第一孔洞701，第一孔洞701暴露出第一电极211、通孔13、第一电镀层5321及保护区域，保护区域位于第一上表面21，且保护区域位于若干第一电极211的内侧；

参图6q，于第一绝缘层70的上方形成第三光刻胶层83；

参图6r，于第三光刻胶层83曝光和显影形成第三开孔831，第三开孔831 暴露出第一电极211、第一电镀层5321及第一绝缘层70；

参图6s，于第三开孔831内形成第一上重布线层5311；

参图6t，去除第三光刻胶层83。

参图6u及图6v，于第一绝缘层70、第一上重布线层5311及保护区域的上方布设第二绝缘层71，第一绝缘层70及第二绝缘层71配合形成围堰40，围堰 40包括第一围堰41及第二围堰42，第一围堰41位于空腔S的周缘，第二围堰 42的外侧缘与封装基板10的外侧缘齐平，第二围堰42暴露出通孔13；

具体如下：

参图6u，于第一绝缘层70、第一上重布线层5311及保护区域的上方布设第二绝缘层71；

参图6v，于第二绝缘层71曝光和显影形成第二孔洞711，第二孔洞711暴露出通孔13及保护区域，第一绝缘层70及第二绝缘层71配合形成围堰40，围堰40包括第一围堰41及第二围堰42，第一围堰41位于保护区域的周缘，第二围堰42的外侧缘与封装基板10的外侧缘齐平，第二围堰42暴露出通孔13。

需要说明的是，围堰40可以包括连接第一围堰41及第二围堰42的第三围堰45，也就是说，此时在基板上表面11除去对应空腔S及通孔13区域外的其他表面区域均形成围堰40。

另外，由于独立的封装基板10可以由晶圆级的大基板分割形成，成型围堰 40时，可以在大基板上直接成型多个围堰40，而后再进行大基板的分割而得到具有单个围堰40的单个封装基板10，如此，可大大提高封装效率，当然，围堰 40也可成型在功能芯片30上。

S6：参图6w，提供功能芯片30，功能芯片30具有相对设置的第二上表面 31及第二下表面32，且第二上表面31具有若干第二电极311；

S7：参图6x至图6z-16，将功能芯片30装载于封装基板10的上方，第二下表面32与基板上表面11面对面设置，并形成经过孔洞导通第二电极311及第一互连结构的第二互连结构；

S8：参图6z-17至图6z-19，形成导通外部引脚121及第一互连结构的第三互连结构。

步骤S7、S8具体如下：

参图6x至图6z-1，于第二电极311的上方形成金属柱51；

具体如下：

参图6x，于第二上表面31形成第四光刻胶层84；

参图6y，于第四光刻胶层84曝光和显影形成第四开孔841，第四开孔841 暴露出第二电极311；

参图6z，于第四开孔841内形成金属柱51；

参图6z-1，去除第四光刻胶层84。

参图6z-2，将功能芯片30装载于封装基板10的上方，第二下表面32与基板上表面11面对面设置，第一围堰41与第二下表面32、第一上表面21相互配合而围设形成对应保护区域的空腔S。

参图6z-3，于封装基板10远离基板下表面12的一侧形成第一塑封层60，第一塑封层60同时包覆第二围堰42暴露在外的上表面区域、功能芯片30及金属柱51，且第一塑封层60填充通孔13；

参图6z-4，研磨第一塑封层60而暴露出金属柱51；

参图6z-5至图6z-9，于第一塑封层60上形成经过第一塑封层60及第二绝缘层71上的孔洞而导通第一上重布线层5311的第二上重布线层5312，第二上重布线层5312导通所述第二电极311；

具体如下：

参图6z-5，于第一塑封层60及第二绝缘层71上形成凹口44并暴露出第一上重布线层5311；

参图6z-6，于第一塑封层60的上方形成第五临时光刻胶膜85；

参图6z-7，于第五光刻胶层85曝光和显影形成第五开孔851，第五开孔851 暴露出凹口44、第一塑封层60；

参图6z-8，沿凹口44内壁形成第二上重布线层5312，且第二上重布线层 5312延伸至第一塑封层60的上方而导通第二电极311；

参图6z-9，去除第五临时光刻胶膜85。

参图6z-10，于第一塑封层60及第二上重布线层5312的上方形成顶部塑封层62；

参图6z-11，于第三电镀层5323及第二塑封层61的下方形成第三绝缘层72；

参图6z-12至图6z-16，于第三绝缘层72的下方形成经过第三绝缘层72上的孔洞导通第三电镀层5323的下重布线层533；

具体如下：

参图6z-12，于第三绝缘层72曝光和显影形成第三孔洞721，第三孔洞721 暴露出第三电镀层5323；

参图6z-13，于第三绝缘层72的下方形成第五光刻胶层85；

参图6z-14，于第五光刻胶层85曝光和显影形成第五开孔851，第五开孔 851暴露出第三孔洞721及第三绝缘层72；

参图6z-15，于第五开孔851内形成下重布线层533；

参图6z-16，去除第五光刻胶层85。

参图6z-17及图6z-18，形成包覆第三绝缘层72及下重布线层533的第四绝缘层73，第四绝缘层73暴露出下重布线层533；

具体如下：

参图6z-17，于下重布线层533及第三绝缘层72的下方形成第四绝缘层73；

参图6z-18，于第四绝缘层73曝光和显影形成第四孔洞731，第四孔洞731 暴露出下重布线层533。

参图6z-19，于暴露在外的下重布线层533形成球栅阵列121，即于第四孔洞731内形成球栅阵列121。

本实施方式的封装模块结构100的制作方法的其他说明可以参考上述封装模块结构100的说明，在此不再赘述。

本实用新型的围堰40位于第一电极211的内侧及外侧，且第二围堰42的外侧缘与封装基板10的外侧缘齐平，在其他实施方式中，围堰40也可位于第一电极211的内侧，或者，第二围堰42的外侧缘与功能芯片30的外侧缘齐平，又或者，第二围堰42的外侧缘位于功能芯片30的外侧缘及封装基板10的外侧缘之间等等。

综上，本实施方式通过设置围堰40形成空腔S，可以有效避免在封装模块结构制作过程中或是在封装模块结构使用过程中外界物质进入空腔S内部而影响滤波器芯片20的正常使用，从而提高封装模块结构100的整体性能。

另外，本实施方式利用封装技术将两个不同的芯片(滤波器芯片20及功能芯片30)封装于同一封装基板10，可以实现多芯片的高度集成，提高封装基板 10的利用率，进而实现封装模块结构100的小型化。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

上文所列出的一系列的详细说明仅仅是针对本实用新型的可行性实施方式的具体说明，它们并非用以限制本实用新型的保护范围，凡未脱离本实用新型技艺精神所作的等效实施方式或变更均应包含在本实用新型的保护范围之内。