半导体电容器的制作方法

本实用新型涉及半导体电容器，特别涉及具有纳米级短纤维结构的半导体电容器。

背景技术：

利用半球状多晶硅HSG(Hemispherical Grain)技术提升电容量的工艺曾经占有相当重要的地位，然而随著双层电容工艺与高介电常数材料的普及化，以及电容截面尺寸微缩的大趋势，这种利用表面粗糙化增加电容表面积的HSG技术逐渐遭到淘汰。

晶须结构(Whisker)，在电机产品工艺中一般指微纳米级的短纤维结构。自然界存在包含晶须结构的天然矿物，但数量有限。工业应用的晶须主要在人工控制条件下合成。在半导体制备工艺中，晶须结构经常出现于金属器件表面，或以金属氧化/氮化物生成，而且尺寸微细。作为非必要产物，晶须结构通常被视作微尘、缺陷而被抑制生长或清洁掉以降低集成电路(IC，Integrated Circuit)失效的风险。

技术实现要素：

然而经本实用新型的发明人研究发现，在电容器表面埋入纳米级短纤维结构，可增加电容极板与介电层表面积，提升电容量，从而能降低半导体电容器数据的刷新频率。

由此本公开提供一种半导体电容器，包括下电极、第一介电层、第一上电极和至少一个晶须结构。第一介电层形成于。下电极表面。第一上电极形成于第一介电层表面。至少一个晶须结构被下电极包覆。

在一些实施例中，晶须结构包括第二上电极和包覆第二上电极的第二介电层。其中，第一上电极和第二上电极材料相同，第一介电层和第二介电层材料相同。

在一些实施例中，第一介电层在至少一个非晶须结构位置的剖面上形成封闭图形。

在一些实施例中，晶须结构的形状为直线形、弧线形、折线形和分叉形中的一种或多种。

在一些实施例中，晶须结构的直径为0.5-50nm。

本实用新型的有益效果在于，本实用新型的半导体电容器，由于其结构表面由大量晶须结构包覆，因此各部分结构的表面积得到增加，从而使电容量得到增加。且能够降低自刷新数据刷新作动频率。

附图说明

图1A为本实用新型的半导体电容器的结构示意图。

图1B为图1的水平方向的剖面示意图。

图2A为图1的另一水平方向的剖面示意图。

图2B为图2A中B-B截线处的剖面结构示意图。

图2C为另一实施例中图2B显示处的结构示意图。

图3-图8为本实用新型的半导体电容器的制备过程的一个实施例的各个阶段的示意图。

图9为本实用新型的半导体电容器的制备过程的流程示意图。

具体实施方式

以下是通过特定的具体实例来说明本实用新型所公开有关“半导体电容器”的实施方式，本领域技术人员可由本说明书所公开的内容了解本实用新型的优点与效果。本实用新型可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本实用新型的构思下进行各种修改与变更。以下的实施方式将进一步详细说明本实用新型的相关技术内容，但所公开的内容并非用以限制本实用新型的保护范围。

本实用新型提供一种半导体电容器，参见图1A-图2C。图1A为本实用新型的半导体电容器的结构示意图。图1B为图1的水平方向的剖面示意图。图2A为图1的另一水平方向的剖面示意图。图2B为图2A中B-B截线处的剖面结构示意图。图2C为另一实施例中图2B显示处的结构示意图。其中图1A中仅显示本发明的半导体电容器在衬底上加工完成纳米级短纤维结构的形态，并未显示如图1B-图2C中显示的电容器间的上电极部分。并且图2A显示了与纳米级短纤维结构相关的部分结构细节。如图1A-图2B所示的，电容器中包括下电极103、第一介电层104、第一上电极105以及至少一个晶须结构102。如图1A和图1B显示的，至少一个纳米级短纤维结构W充斥于电容器内部，“生长”于电容器的内侧壁101上。如图2A显示的，每一纳米级短纤维结构W的中心是晶须结构102。这些晶须结构102自电容器内侧壁101向内延展生长，覆盖电容器的内侧壁101。这些晶须结构102可以是如图1A、图1B以及图2A所示的沿某一方向直线生长。然而具体实施中，由于晶须结构102一般是由气相沉积而自然生长，并且晶须凝核P在引入时，不仅附于电容器内侧壁101，也可能附于其他填充物或其他晶须凝核P。因此晶须102的形态不仅限于直线形，也可以是弧线形、折线形、分叉形(如Y字分叉、X分叉等)等形态，甚至是其他如呈粗细不规则的短棒状凸触等无规则形态。形成这些晶须结构102的材料可以是单晶硅、多晶硅、非晶硅、氧化硅、氮化硅、碳氮化硅、氮化镓、砷化镓、氮化钛和二氧化钛中的一种或多种，本领域技术人员可以根据实际需要进行选择。晶须结构102的直径可以为0.5-50nm。如图2A和图2B所示的，下电极103部分包覆晶须结构102的表面。也即，下电极103形成于晶须结构102表面。第一介电层104包覆下电极103。也即，第一介电层104形成于下电极103表面。同时，第一上电极105形成于第一介电层104的表面，覆盖第一介电层104。换言之，每一纳米级短纤维结构W包括晶须结构102、部分的下电极103以及部分的第一介电层104，纳米级短纤维结构W的外部被第一上电极105包覆。因此在至少一个非晶须结构102位置的剖面上(如图2B的截面)第一介电层104能够形成封闭图形。

在其他一些实施例中，晶须结构可以是如图2C所示的双层介电层的结构。单个纳米级短纤维结构W的晶须结构102不是由上述所列的各种材料形成，而是为一包括第二上电极105'和第二介电层104'的结构。下电极103包覆第二上电极105'，且下电极103和第二上电极105'之间有一层第二介电层104'，第二介电层104'包覆第二上电极105'。同时，下电极103的外侧表面仍然有一层第一介电层104，即，下电极103实质上间隔一层第二介电层104'包覆第二上电极105'，第二介电层104'也包覆第二上电极105'。换言之，也可以认为，在这些实施例中，形成一新的晶须结构102'，由第二上电极105'和第二介电层104'组成。其中，第一上电极105和第二上电极105'采用相同的材料，第一介电层104和第二介电层104'也采用相同的材料。

这样形成的半导体电容器，其下电极和介电层的表面积，相对于传统电容器得到了增加。在其电容总量的计算上，为原先的电容量加上纳米级短纤维结构W的电容量，有：CTotal＝Ccell+Cwhiskers，其中，CTotal是总电容量，Ccell是原始电容量，Cwhiskers是纳米级短纤维结构W部分的电容量，原始电容量可根据式C＝εS/d得到，其中ε为极板间介质(介电层)的介电常数，S为极板面积，d为极板间的距离。纳米级短纤维结构W的电容量同样根据C＝εS/d可得。两者相加即得到电容器的总电容量。

这样的半导体电容器相比传统的电容器而言，更大的电容量得以延长存储器记忆胞之电荷累积时间，保持信息的正确性，并得以降低自刷新数据刷新作动频率来节省耗电量。而某些实施例中的双层介电层结构则更能提升电容量。

同时，由于电容总量的增加是由于结构的变化造成的，因而本公开对于纳米级短纤维结构W的数量也即晶须结构的数量，不予具体限制。

此外，本领域技术人员应当可以认识到，以上仅提供了纳米级短纤维结构W生长于半导体电容器内部表面(内侧壁101)的实施例。然而根据实际需要，在不影响电容器规格与正常性能的前提下，纳米级短纤维结构W也可生长于电容器外部表面。这样的电容器同样由于下电极和介电层的表面积得到了增加，电容总量也同样的得到了提升，能够获得上述的技术效果。

本实用新型还公开一种上述半导体电容器的制备过程，参见图3-图8以及图9。图3-图8为本实用新型的半导体电容器的制备过程的一个实施例的各个阶段的示意图。图9为本实用新型的半导体电容器的制备过程的流程示意图。半导体电容器的制备过程包括：a.提供衬底100，衬底100表面形成有介质层，介质层106内形成有电容孔；b.在电容孔内形成至少一个晶须凝核；c.基于晶须凝核，形成晶须结构；d.在电容孔内和晶须结构表面形成下电极；e.在下电极表面形成介电层；f.在介电层表面形成上电极。衬底100通过包含上述步骤的制作方法，最终加工形成本发明的半导体电容器。

具体的，步骤b可参看图3-图4，并结合图5。图3和图4分别为在电容孔内形成颗粒的2种方式：如图3所示的，通过湿洗的方式，利用携带有硅颗粒的流体载体(一般为水)冲洗衬底100，以将晶须凝核P(如硅颗粒)引入衬底100的电容孔中，附着于电容孔的内壁101(见图5，内壁101即最终形成的电容器的内侧壁101)上；如图4所示的，以气相沉积的方法，将晶须凝核P直接充入衬底100的电容孔中，沉积附着在电容孔的内壁101上形成晶须凝核P。本领域技术人员也可根据实际需要，选择其他合适的晶须凝核的引入方法。引入电容器内部的晶须凝核会附于电容孔的内壁101或其他填充物表面上。

接下来的步骤c可参看图5。利用化学气相沉积的方式，使晶须凝核P自然生长形成晶须结构102(此时晶须结构102并未形成，因此图5中未显示晶须结构102)。由于晶须结构102是由气相沉积而自然生长，并且晶须凝核P在引入时，不仅附于电容孔的内壁101，也可能附于其他填充物或其他晶须凝核P。因此晶须结构102的形态不仅限于直线形，也可以是弧线形、折线形、分叉形(包括Y字分叉、X分叉等)等形态，甚至是其他如呈粗细不规则的短棒状凸触等无规则形态。由于晶须凝核P的引入方式，最终于电容器表面上形成的晶须凝核数量是不确定的，并且最终电容总量的增加是由于结构的变化造成的，因而本公开对于形成的纳米级短纤维结构W的数量，也即晶须结构的数量，不予具体限制。

之后的步骤d、步骤e、步骤f可如一般电容制备工艺。首先进行步骤d，如图6所示，在电容孔内和晶须结构102表面沉积形成下电极103，并去除至少部分的外层的介质层106(图6中为完全去除)。之后进行步骤e，如图7所示，在下电极103表面沉积形成第一介电层104，使第一介电层104包覆下电极。沉积的方式可以选择薄膜沉积，或其他合适的形成方式，本领域技术人员可根据实际需要进行选择。最后进行步骤f，如图8所示，在第一介电层104表面形成第一上电极105，以形成有效的电容。沉积的方式可以选择薄膜沉积，或其他合适的形成方式，本领域技术人员可根据实际需要进行选择。

在其他一些实施例中，根据晶须结构102的截面积，可以选择在步骤d之后，利用腐蚀液去除部分截面积较大的晶须结构102，并在之后的步骤e中，在已成形的下电极103的外侧表面和内侧表面分别形成第一介电层104和第二介电层104'，形成双层介电层结构。并在之后于原先晶须结构102的位置处(即第二介电层104'包覆的空间内)形成第二上电极105'。即成形后的纳米级短纤维结构W中，第二介电层104'包覆第二上电极105'的形成是与第一上电极105同时形成的，其可以是第一上电极105位于纳米级短纤维结构W中的部分，也可以是独立的，与第一上电极105不相连的结构。即，原先由晶须凝核形成的晶须结构102被去除，由第二介电层104'和第二上电极105'构成新的晶须结构102'。换言之，晶须结构102'包括第二上电极105'和包覆第二上电极的第二介电层104'。此外，第二上电极105'和第一上电极105采用相同的材料，第二介电层104'和第一介电层104采用相同的材料。

在不同的实施例中，可以去除全部的晶须结构102，形成完全的双层介电层电容(如图2C)；也可以完全不去除晶须结构102，形成完全的单层介电层电容(如图2B)；还可以根据实际需要，选择去除部分的晶须结构102，保留剩余的晶须结构102，同时在去除的部分形成新的晶须结构102'，形成单层/双层介电层混合形式的电容。本领域技术人员可根据实际需要进行选择。

这样形成的半导体电容器，其下电极板和介电层的表面积，相对于传统电容器得到了增加。在其电容总量的计算上，为原先的电容量加上纳米级短纤维结构W的电容量，有：CTotal＝Ccell+Cwhiskers，其中，CTotal是总电容量Ccell是原始电容量，Cwhiskers是纳米级短纤维结构W部分的电容量，电容量可根据式C＝εS/d得到，其中ε为极板间介质(介电层)的介电常数，S为极板面积，d为极板间的距离。纳米级短纤维结构W部分的电容量同样根据C＝εS/d可得。两者相加即得到电容器的总电容量。

以上述制备过程制备的半导体电容器，相比传统的电容器而言，更大的电容量得以延长存储器记忆胞之电荷累积时间，保持信息的正确性，并得以降低自刷新数据刷新作动频率来节省耗电量。同时电容器可根据晶须结构的截面积大小决定其可能成为双层电容结构，或是单层/双层介电层混合形式的电容，以此能更加提升电容量。

以上为本实用新型所提供的半导体电容器的一些实施例，通过实施例的说明，相信本领域技术人员能够了解本实用新型的技术方案及其运作原理。然而以上仅为本实用新型的优选实施例，并非对本实用新型加以限制。本领域技术人员可根据实际需求对本实用新型所提供技术方案进行适当修改，所做修改及等效变换均不脱离本实用新型所要求保护的范围。本实用新型所要求保护的权利范围，当以所附的权利要求书为准。