半导体装置及改善字元线电阻与减少硅化物桥接的方法
【技术领域】
[0001] 本发明涉及一种半导体装置及形成半导体装置的方法。特别是涉及一种具有娃化 物层的半导体记忆装置及形成送样的半导体记忆装置的方法，其中此方法可改善半导体 记忆装置中字元线的电阻及减少半导体记忆装置中娃化物桥接的形成。
【背景技术】
[0002] 记忆装置一般包括W行列排列的记忆体单元的一阵列。各个记忆体单元包括一晶 体管结构，晶体管结构具有栅极、漏极、源极W及定义在漏极与源极之间的通道。栅极对应 至一字元线（wordline),漏极或源极对应至记忆体阵列的位元线化itlines)。现有习知 的快闪记忆体单元的栅极一般为双栅极结构，包括一控制栅极（controlgate)W及一浮置 栅极的oatinggate),W编程单元，其中浮置栅极是夹置于两个介电层之间W抑制例如是 电子的载体。在娃-氧化物-氧化物-氮化物-娃（Silicon-Oxide-Wtride-Oxide-Sili con,SONO巧装置中，一氧化物-氮化物-氧化物层（例如是多晶娃）是形成在导电材料之 间。氮化物层作为一电荷陷入层（chargetrappinglayer)。
[0003] 为了改善栅极的电阻，一娃化物（salicide)或自对准娃化物（self-aligned silicide)层可应用在栅极结构的形成中。举例来说，形成在一晶体管或利用字元线间隔与 其它栅极隔离的栅极之上的一含有钻的娃化层可适用于降低栅极的电阻。
[0004] 半导体产业正朝着更小与功能更多的电子装置迈进，例如电脑装置、通讯装置W 及记忆装置。为了降低送些装置的大小，同时保持或提高它们各自的性能，必须减小装置内 的零组件大小。然而，送样的缩减也衍生出问题。
[0005] 申请人发现与现有习知用W制造记忆装置的工艺W及所制造的记忆装置有关的 缺陷与问题。例如，当减小晶体管的宽度或减小含有娃化物的字元线之间的隔离距离，增加 字元线电阻的孔隙可能会形成在娃化物与导电材料之间。此外，当减小隔离距离时，娃化物 桥接可能会形成在字元线之间。
【发明内容】
[0006] 本发明的目的在于，提供一种新的具有改善字元线电阻与减少娃化物桥接的形成 的半导体装置的制造方法，W及由此方法所制造出的半导体装置。
[0007] 本发明的目的及解决其技术问题是采用W下技术方案来实现的。依据本发明提出 的一种半导体装置，包括一基板、一主动区域W及一娃化物层（silicide layer),主动区域 是沿着基板而设置，娃化物层形成于主动区域上方，使主动区域W及娃化物层形成一字元 线（word line),其中娃化物层的一部分是被暴露出，W在字元线与一相邻的字元线之间形 成一区域。
[0008] 本发明的目的及解决其技术问题还可采用W下技术措施进一步实现。
[0009] 前述的半导体装置，其中在相邻的字元线之间的一区域，此区域具有0.1至5.0的 一深宽比。
[0010] 前述的半导体装置，其中在相邻的字元线之间的一区域，此区域具有0.48至4. 15 的一深宽比。
[0011] 前述的半导体装置，其中该娃化物层可包括钻、铁、媒、笛W及鹤的至少一者。
[0012] 前述的半导体装置，其中该主动区域可包括多晶娃。
[0013] 本发明的目的及解决其技术问题还采用W下技术方案来实现。依据本发明提出的 一种改善字元线电阻与减少娃化物桥接的方法，包括提供一基板、一主动区域W及一介电 区域，其中主动区域与介电区域是沿着基板形成；除去至少一部分的介电区域；沿着主动 区域与介电区域涂布一过渡金属；形成一娃化物层于主动区域之中；W及沿着介电区域除 去过量的过渡金属。
[0014] 本发明的目的及解决其技术问题还可采用W下技术措施进一步实现。
[0015] 前述的方法，其中在沿着介电区域除去过量的过渡金属的步骤中形成与主动区域 相邻的一区域，此区域具有0. 1至5. 0的一深宽比。
[0016] 前述的方法，其中在沿着介电区域除去过量的过渡金属的步骤中形成与主动区域 相邻的一区域，此区域具有0. 48至4. 15的一深宽比。
[0017] 前述的方法，其中在沿着主动区域与介电区域涂布一过渡金属的步骤中可包括涂 布钻、铁、媒、笛W及鹤的至少一者。
[0018] 前述的方法，其中在提供一主动区域的步骤中可包括提供多晶娃。
[0019] 前述的方法，还可包括W离子渗杂介电区域。
[0020] 前述的方法，其中在除去至少一部分的介电区域的步骤中可包括蚀刻至少一部分 的介电区域。
[0021] 前述的方法，其中在沿着介电区域除去过量的过渡金属的步骤中可包括沿着介电 区域蚀刻过量的过渡金属。
[0022] 前述的方法，其中在形成一娃化物层于主动区域之中的步骤中可包括加热半导 体。
[0023] 本发明的目的及解决其技术问题另外再采用W下技术方案来实现。依据本发明提 出的一种半导体装置，包括一基板、一第一介电层、一主动区域、一介电填充材料W及一娃 化物层（Silicide layer),第一介电层是沿着基板而设置，主动区域是邻接于第一介电层 而设置，介电填充材料是邻接于主动区域而设置，娃化物层是形成于主动区域上方，其中主 动区域W及娃化物层形成一字元线（word line),且娃化物层的一部分是被暴露出，W在 字元线与一相邻的字元线之间形成一区域。
[0024] 本发明的目的及解决其技术问题还可采用W下技术措施进一步实现。
[0025] 前述的半导体装置，其中在相邻的字元线之间的一区域，此区域具有0.1至5.0的 一深宽比。
[0026] 前述的半导体装置，其中在相邻的字元线之间的一区域，此区域具有0.48至4. 15 的一深宽比。
[0027] 前述的半导体装置，其中该娃化物层可包括钻、铁、媒、笛W及鹤的至少一者或多 者。
[0028] 前述的半导体装置，其中该主动区域可包括多晶娃。
[0029]前述的半导体装置，其中该第一介电层可包括一氧化物-氮化物-氧化物（ONO) 层。在某些实施例中，第一介电层可包括一氧化物-氮化物-氧化物（ONO)层作为SONOS装置的一部分。
[0030] 本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明 半导体装置及具有改善字元线电阻与减少娃化物桥接的形成的制造方法至少具有下列优 点及有益效果；本发明通过在形成娃化物区域的步骤之前，先暴露出半导体的主动区域的 一部份，使得主动区域与娃化物层之间的孔隙减少，并使得字元线之间娃化物桥接的形成 减少，达到改善半导体装置的字元线电阻与减少半导体装置的娃化物桥接的形成。
[0031] 综上所述，本发明是有关于一种半导体装置及改善字元线电阻与减少娃化物桥接 的方法。该方法在将娃化物区域的形成加入至一半导体中时，通过在形成娃化物区域的步 骤之前，先暴露出半导体的主动区域的一部份，可使具有一娃化物层的一半导体的字元线 电阻改善，并且减少娃化物桥接的形成。本发明在技术上有显著的进步，并具有明显的积极 效果，诚为一新颖、进步、实用的新设计。
[0032] 上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予W实施，并且为了让本发明的上述和其他目的、特征和优