半导体电阻结构的制作方法
【技术领域】
[0001] 本实用新型设及半导体电阻，尤其设及一种可调节电阻值的半导体电阻结构。
【背景技术】
[0002] 在集成电路制造业内，半导体电阻的结构主要有两种，一种是单晶体电阻，一种是 多晶体电阻，相应地，制造方法也有两种。其中，单晶体电阻的优点是电阻值稳定，缺点是版 图面积大；而多晶体电阻的优点是版图面积小，缺点是电阻值不稳定。
[0003] 因此，需要一种新的半导体电阻，W结合单晶体电阻和多晶体电阻的优点，并规避 二者的缺点。 【实用新型内容】
[0004] 本实用新型要解决的问题是提供一种半导体电阻结构，结合了单晶体电阻和多晶 体电阻的优点，并规避了二者的缺点，而且还具有电阻值可调的特点。
[0005] 为解决上述技术问题，本实用新型提供了一种半导体电阻结构，包括：
[0006] 基底；
[0007] 第一渗杂类型的阱区，形成在所述基底内；
[000引栅介质层，至少部分位于所述阱区上；
[0009] 栅极，至少部分位于所述栅介质层上；
[0010] 第二渗杂类型的电阻体，形成在所述阱区内，所述电阻体的至少一部分位于所述 栅极下方并由所述栅介质层隔开，所述第二渗杂类型与所述第一渗杂类型相反。
[0011] 根据本实用新型的一个实施例，所述基底包括：
[0012] 半导体衬底；
[0013] 第一渗杂类型的埋层，形成在所述半导体衬底内；
[0014] 第一渗杂类型的外延层，形成于所述半导体衬底上并覆盖所述埋层，所述阱区形 成在所述外延层内。
[0015] 根据本实用新型的一个实施例，所述半导体电阻结构还包括：场氧化层，形成于所 述基底上，所述栅极的一部分位于所述场氧化层上。
[0016] 根据本实用新型的一个实施例，所述栅极仅位于所述电阻体的一侧；或者，所述栅 极位于所述电阻体相对的两侧。
[0017] 根据本实用新型的一个实施例，所述电阻体的两端具有第二渗杂类型的加浓区， 所述加浓区的渗杂浓度大于所述电阻体的渗杂浓度。
[0018] 根据本实用新型的一个实施例，所述半导体电阻结构还包括：
[0019] 介质层，至少覆盖所述栅极和电阻体，所述栅极和加浓区上方的介质层中具有引 线孔；
[0020] 电极，填充在所述引线孔内。
[0021] 根据本实用新型的一个实施例，所述半导体电阻结构的电阻值可调，调节方式包 括w下一种或多种：
[0022] 调节施加至所述栅极的电压；
[0023] 调节所述阱区的渗杂浓度；
[0024] 调节所述电阻体的渗杂浓度；
[0025]调节所述栅介质层的厚度；
[0026] 调节所述电阻体与所述栅极的重叠面积。
[0027] 与现有技术相比，本实用新型具有W下优点：
[002引本实用新型实施例的半导体电阻结构中，电阻体位于阱区内，电阻体的一部分和 栅极的区域重叠并且由栅介质层隔开。该半导体电阻的电阻值稳定而且版图面积较小。此 夕F，可W通过调节施加在栅极上的电压来调节该半导体电阻的电阻值。而且，电阻值的调节 范围广，可用性很强。
[0029] 本实用新型实施例的半导体电阻结构的形成方法中，可W通过调节阱区的渗杂浓 度、电阻体的渗杂浓度、栅介质层的厚度W及电阻体与栅极的重叠面积来调节形成的半导 体电阻结构的电阻范围。
[0030] 本实用新型实施例的半导体电阻结构的形成方法可W和通用的半导体加工方式 兼容，所W该半导体电阻可广泛地应用于各类半导体集成电阻和器件工艺中。由于其电阻 值可变的特点，该半导体电阻可作为限流电阻、错位电阻和比例电阻等，而且可W适用于需 要各种不同类型半导体电阻的场合。
【附图说明】
[0031] 图1是根据本实用新型实施例的半导体电阻结构的形成方法的流程示意图；
[0032] 图2是图1中步骤S11的详细流程示意图；
[0033] 图3至图6是根据本实用新型实施例的半导体电阻结构的形成方法中各步骤对应 的剖面结构示意图；
[0034] 图7是根据本实用新型实施例的半导体电阻结构的栅极电压-电阻值曲线。
【具体实施方式】
[0035] 下面结合具体实施例和附图对本实用新型作进一步说明，但不应W此限制本实用 新型的保护范围。
[0036] 参考图1，根据本实施例的半导体电阻结构的形成方法可W包括如下步骤：
[0037] 步骤S11，提供基底；
[003引步骤S12,在所述基底内形成第一渗杂类型的阱区；
[0039] 步骤S13,形成栅介质层，所述栅介质层至少部分位于所述阱区上；
[0040] 步骤S14,形成栅极，所述栅极至少部分位于所述栅介质层上；
[0041] 步骤S15,在所述阱区内形成第二渗杂类型的电阻体，所述电阻体的至少一部分位 于所述栅极下方并由所述栅介质层隔开，所述第二渗杂类型与所述第一渗杂类型相反。
[0042] 参考图2,图1中的步骤S11具体可W包括如下步骤：
[0043] 步骤S111，提供半导体衬底；
[0044] 步骤S112,在所述半导体衬底内形成第一渗杂类型的埋层；
[0045] 步骤S113,在所述半导体衬底上生长第一渗杂类型的外延层，所述外延层覆盖所 述埋层，所述阱区形成在所述外延层内。
[0046] 下面结合图3至图6对各个步骤进行详细说明。
[0047] 参考图3,提供基底，作为一个优选的例子，该基底包括半导体衬底10、埋层11W 及外延层12。
[0048] 进一步而言，首先提供半导体衬底10。作为一个优选的例子，半导体衬底10可W 是<100〉晶向的P型衬底，电阻率为10Q.cm~20Q.cm。
[0049] 之后，可W在半导体衬底10内形成N型渗杂的埋层11。具体而言，埋层11的形成 方法可W包括；在半导体衬底上形成第一氧化层（图中未示出），第一氧化层的厚度例如为 〇.6ym;用光刻版定位出埋层11的区域并进行离子注入，从而形成埋层11，注入离子例如 为铺，注入能量为50KeV~70KeV，注入剂量为lE15/cm2~lE16/cm2,其中，优选的注入能量 为60KeV;之后可W对形成的埋层11进行退火，退火温度为1200°C~1250°C，退火时间为 0.甜~1H;之后可W将第一氧化层去除，例如可W采用1 ;1〇~1 ;20的HF酸进行清洗，从 而将第一氧化层去除。
[0化0] 之后，可W采用外延生长工艺在半导体衬底10上生长N型渗杂的外延层12。外延 层12的厚度可W为5.Oym~7.Oym，外延层的电阻率可W为2. 0Q*cm~4. 0Q*cm。 [0化1] 接下来，可W在外延层12内形成N型渗杂的阱区13。具体而言，阱区13的形 成过程可W包括；在外延层12表面形成第二氧化层121，第二氧化层121的厚度可W为 300A~600A;采用光刻版定位阱区13的区域并进行离子注入，从而形成阱区13,注入离子 例如可W是磯，注入能量为7〇KeV~90KeV，注入剂量为lE12/cm2~lE13/cm2,其中优选的 注入能量为80KeV;之后可W对阱区13进行退火，退火温度为1100°C~115(TC，退火时间 为2H~3H;之后可W将第二氧化层121去除。
[0052] 参考图4,在外延层12上形成场氧化层14。具体而言，场氧化层14的形成方法 可W包括；在外延层12上形成硬掩膜层（图中未示出），该硬掩膜层例如可W包括垫氧化 层（其材料例如为Si化）W及位于垫氧化层上的选择氧化介质层（其材料例如为SiN)，其 中，垫氧化层的厚度在250~400A之间可选，选择氧化介质层的厚度在1000~1500A之间 可选；之后，可W用光刻版定位出选择氧化区，并采用干法刻蚀在硬掩膜层上刻蚀出选择氧 化区的窗口；之后，可W利用该硬掩膜层生长场氧化层（LOCOS) 14,场氧化层14的厚度在 7000~8000A之间可选；之后，可W将硬掩膜层去除，例如，采用热磯酸将SiN材质的选择 氧化介质层去除。
[0化3] 之后，生长栅介质层15,栅介质层15至少部分位于阱区13上。作为一个非限制 性的例子，栅介质层15可W覆盖整个阱区13的表面。栅介质