存储装置的制作方法

[0001]
本发明的实施方式涉及一种存储装置。


背景技术：

[0002]
业界曾经开发三维结构的nand型闪速存储器。
[0003]
背景技术文献
[0004]
专利文献
[0005]
专利文献1：美国专利申请公开第2017/0062459号公报


技术实现要素：

[0006]
[发明要解决的问题]
[0007]
提高存储装置的成品率。
[0008]
[解决问题的技术手段]
[0009]
实施方式的半导体装置具备：衬底；结构体，包含积层在衬底上的多个导电层；以及柱，设置在所述结构体内，且包含朝相对于所述衬底的表面垂直的方向延伸的半导体层；且所述半导体层包含：所述结构体上部侧的第1部分、以及所述第1部分与所述衬底之间的第2部分，所述第1部分的膜厚比所述第2部分的膜厚厚。
附图说明
[0010]
图1是表示第1实施方式的半导体装置的构成例的示意图。
[0011]
图2是表示第1实施方式的半导体装置的结构例的俯视图。
[0012]
图3是表示第1实施方式的半导体装置的结构例的鸟瞰图。
[0013]
图4是表示第1实施方式的半导体装置的结构例的剖视图。
[0014]
图5是表示第1实施方式的半导体装置的结构例的剖视图。
[0015]
图6是表示第1实施方式的半导体装置的制造方法的一步骤的剖面步骤图。
[0016]
图7是表示第1实施方式的半导体装置的制造方法的一步骤的剖面步骤图。
[0017]
图8是表示第1实施方式的半导体装置的制造方法的一步骤的剖面步骤图。
[0018]
图9是表示第1实施方式的半导体装置的制造方法的一步骤的剖面步骤图。
[0019]
图10是表示第1实施方式的半导体装置的制造方法的一步骤的剖面步骤图。
[0020]
图11是表示第1实施方式的半导体装置的制造方法的一步骤的剖面步骤图。
[0021]
图12是表示第1实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0022]
图13是表示第1实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0023]
图14是表示第1实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0024]
图15是表示第1实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0025]
图16是表示第1实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0026]
图17是表示第1实施方式的存储装置的试验结果的图。
[0027]
图18是表示第1实施方式的存储装置的试验结果的图。
[0028]
图19是表示第1实施方式的存储装置的试验结果的图。
[0029]
图20是表示第1实施方式的存储装置的试验结果的图。
[0030]
图21是表示第2实施方式的存储装置的结构例的剖视图。
[0031]
图22是表示第2实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0032]
图23是表示第2实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0033]
图24是表示实施方式的存储装置的变化例的剖视图。
[0034]
图25是表示实施方式的存储装置的变化例的剖视图。
[0035]
图26是表示第3实施方式的存储装置的结构例的剖视图。
[0036]
图27是表示第3实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0037]
图28是表示第3实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0038]
图29是表示第3实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0039]
图30是表示第3实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0040]
图31是表示第3实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0041]
图32是表示第4实施方式的存储装置的结构例的剖视图。
[0042]
图33是表示第4实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0043]
图34是表示第4实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0044]
图35是表示第4实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0045]
图36是表示第4实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0046]
图37是表示第4实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0047]
图38是表示第4实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0048]
图39是表示第4实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0049]
图40是表示第4实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0050]
图41是表示第4实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0051]
图42是表示第4实施方式的存储装置的制造方法的一步骤的剖面步骤图。
[0052]
图43是表示第4实施方式的存储装置的制造方法的一步骤的俯视图。
[0053]
图44是表示第4实施方式的存储装置的变化例的剖视图。
具体实施方式
[0054]
参照图1至图25，对实施方式的存储装置及存储装置的制造方法进行说明。
[0055]
以下，一边参照附图，一边对本实施方式详细地说明。在以下的说明中，对具有同一功能及构成的要素赋予同一符号。此外，在以下的各实施方式中，在末尾附加有伴随有用于区别化的数字/英文字母的参考符号的构成要素(例如字线wl、位线bl、各种电压及信号等)在可不相互区别时使用省略末尾的数字/英文字母的记载(参考符号)。
[0056]
(1)第1实施方式
[0057]
参照图1至图20，对第1实施方式的存储装置及存储装置的制造方法进行说明。
[0058]
(a)构成例
[0059]
图1是表示本实施方式的存储装置的构成的方块图。
[0060]
图1的存储装置(半导体存储器)1例如由外部的存储器控制器2控制。存储器控制
器2根据来自主机装置(例如处理器)9的各种要求，执行用于控制存储装置1的动作的各种处理。
[0061]
存储装置1例如是nand型闪速存储器。nand型闪速存储器1可非易失地存储数据。
[0062]
如图1所示，nand型闪速存储器(以下也简单地称为闪速存储器)1包含例如存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器14、行解码器15、以及读出放大器16。
[0063]
存储单元阵列10包含多个块blk0～blkn(n为1以上的整数)。在存储单元阵列10内设置有多条位线及多条字线。块blk是非易失性存储单元的集合。块blk例如作为数据的抹除单位使用。各存储单元与1条位线及1条字线建立关联。对存储单元阵列10的详细构成，在后文叙述。
[0064]
指令寄存器11保持闪速存储器1从存储器控制器2接收到的指令cmd。指令cmd例如包含使定序器13执行读出动作、写入动作、以及抹除动作等的命令。
[0065]
地址寄存器12保持闪速存储器1从存储器控制器2接收到的地址信息adr。地址信息adr例如包含块地址ba、页地址pa、以及列地址ca。块地址ba、页地址pa、以及列地址ca分别用于块blk、字线、以及位线的选择。
[0066]
定序器13控制闪速存储器1整体的动作。例如，定序器13基于由指令寄存器11保持的指令cmd，控制驱动器14、行解码器15、以及读出放大器16等的动作。由此，对存储单元阵列10执行读出动作、写入动作、以及抹除动作等。
[0067]
驱动器(电压产生电路)14产生由读出动作、写入动作、以及抹除动作等使用的电压。驱动器14基于由地址寄存器12保持的页地址pa，例如对与选择字线对应的信号线及与非选择字线对应的信号线的各者施加产生的电压。
[0068]
行解码器15基于由地址寄存器12保持的块地址ba，选择1个块blk。行解码器15例如朝所选择的块blk内的选择字线及非选择字线传送对与选择字线/非选择字线对应的信号线施加的电压。
[0069]
读出放大器16在写入动作中根据从存储器控制器2接收到的写入数据dt，对各位线施加期望的电压。此外，读出放大器16在读出动作中基于位线的电压(或位线中有无电流的产生)，判定存储于存储单元的数据。读出放大器16将判定结果作为读出数据dt朝存储器控制器2传送。
[0070]
nand型闪速存储器1与存储器控制器2之间的通讯例如基于nand介面规范而执行。此时，在nand型闪速存储器1与存储器控制器2之间的通讯中使用指令锁存启用信号cle、地址锁存启用信号ale、写入启用信号wen、读取启用信号ren、就绪/忙碌信号rbn、以及输入输出信号i/o。
[0071]
指令锁存启用信号cle是表示输入输出信号i/o为指令cmd的信号。地址锁存启用信号ale是表示输入输出信号i/o为地址信息adr的信号。写入启用信号wen是对闪速存储器1命令输入输出信号i/o的输入的信号。读取启用信号ren是对闪速存储器1命令输入输出信号i/o的输出的信号。
[0072]
就绪/忙碌信号rbn是对存储器控制器2通知闪速存储器1的状态为受理来自存储器控制器2的命令的就绪状态、或不受理命令的忙碌状态的信号。输入输出信号i/o例如是8比特宽度的信号，可包含指令cmd、地址信息adr、以及数据dt等。
[0073]
以上的闪速存储器1及存储器控制器2可构成1个存储装置(device)。例如，存储装置可举出例如如sd
tm
卡的存储卡、或ssd(solid state drive，固态硬盘)等。此外，除闪速存储器1及存储器控制器2以外，存储装置的构成要素中还可包含主机装置9。
[0074]
＜存储单元阵列的电路构成＞
[0075]
图2是用于说明实施方式的nand型闪速存储器的存储单元阵列的一例的等效电路图。
[0076]
如图2所示，块blk例如包含4个字符串单元su(su0～su3)。各字符串单元su包含多个nand字符串ns。nand字符串ns的各者例如包含多个(例如m-1个)存储单元mc、以及2个选择晶体管st1、st2。nand字符串ns内的选择晶体管st1、st2的个数为任意，晶体管st1、st2的各者可为1以上。m为2以上的整数。
[0077]
存储单元mc具有控制栅极及存储层。由此，存储单元mc非易失地保持数据。存储单元mc可为将绝缘层(例如氮化硅膜)用于存储层内的电荷蓄积层的monos型，也可为将导电层(例如硅膜)用于电荷蓄积层的浮栅型。
[0078]
多个存储单元mc在选择晶体管st1的源极与选择晶体管st2的漏极之间串联连接。多个存储单元mc的电流路径在2个选择晶体管st1、st2间串联地连接。nand字符串ns内的最靠漏极侧的存储单元mc的电流路径的端子(例如漏极)连接于选择晶体管st1的源极。nand字符串ns内的最靠源极侧的存储单元mc的电流路径的端子(例如源极)连接于选择晶体管st2的漏极。
[0079]
在各字符串单元su0～su3中，选择晶体管st1的栅极连接于漏极侧选择栅极线sgd0～sgd3中对应的1个。在各字符串单元su0～su3中，选择晶体管st2的栅极连接于源极侧选择栅极线sgs0～sgs3中对应的1个。以下，在不区别选择栅极线sgd0～sgd3时，选择栅极线sgd0～sgd3记述为选择栅极线sgd。在不区别选择栅极线sgs0～sgs3时，选择栅极线sgs0～sgs3记述为选择栅极线sgs。此外，各字符串单元su可共通地连接于1条选择栅极线sgs。
[0080]
块blk内的某一存储单元mc的控制栅极连接于多条字线wl0～wl(m-1)中对应的1个。m为2以上的整数。以下，在不区别字线wl0～wl(m-1)时，字线wl0～wl(m-1)记述为字线wl。
[0081]
字符串单元su内的各nand字符串ns的选择晶体管st1的漏极连接于各不相同的位线bl0～bl(n-1)。n为2以上的整数。以下，在不区别位线bl0～bl(n-1)时，位线bl0～bl(n-1)记述为位线bl。各位线bl在多个块blk间共通地连接于各字符串单元su内的1个nand字符串ns。
[0082]
多个选择晶体管st2的源极共通地连接于源极线sl。例如，块blk内的多个字符串单元su连接于共通的源极线sl。
[0083]
字符串单元su是连接于不同的位线bl且连接于同一选择栅极线sgd、sgs的nand字符串ns的集合体。块blk是将字线wl设为共通的多个字符串单元su的集合体。存储单元阵列18是将位线bl设为共通的多个块blk的集合体。
[0084]
数据的写入及读出对多个字符串单元su中所选择的1个的连接于任一条字线wl的存储单元mc批次执行。以下，在数据的写入及读出时，批次选择的存储单元mc的群被称为存储单元群组。写入1个存储单元群组、或从1个存储单元群组读出的1比特数据的集合被称为
页。例如，对1个存储单元群组分配1个以上的页。
[0085]
数据的抹除可以块blk单位、或比块blk小的单位进行。数据的抹除方法例如记载在“nonvolatile semiconductor memory device”这一2011年9月18日申请的美国专利申请13/235,389号。此外，资料的抹除方法记载在“non-volatile semiconductor storage device”这一2010年1月27日申请的美国专利申请12/694,690号。另外，资料的抹除方法记载在“nonvolatile semiconductor memory device and data erase method thereof”这一2012年5月30日申请的美国专利申请13/483,610号。这些专利申请其整体通过参照而引用到本发明申请案的说明书中。
[0086]
存储单元阵列18的构成可为其它的构成。存储单元阵列18的构成例如记载在“三维积层非易失性半导体存储器(three dimensional stacked nonvolatile semiconductor memory)”这一2009年3月19日申请的美国专利申请12/407,403号。此外，存储单元阵列18的构成记载在“three dimensional stacked nonvolatile semiconductor memory”这一2009年3月18日申请的美国专利申请12/406,524号、“non-volatile semiconductor storage device and method of manufacturing the same”这一2010年3月25日申请的美国专利申请12/679,991号、以及“semiconductor memory and method for manufacturing same”这一2009年3月23日申请的美国专利申请12/532,030号。这些专利申请其整体通过参照而引用到本发明申请案的说明书中。
[0087]
＜存储单元阵列的结构例＞
[0088]
图3是表示本实施方式的nand型闪速存储器的存储单元阵列的结构的鸟瞰图。
[0089]
如图3所示，本实施方式的nand型闪速存储器具有三维结构的存储单元阵列。
[0090]
三维结构的存储单元阵列10包含设置在衬底100上方的积层体(结构体)50、多个柱mp、以及多条布线bl。
[0091]
积层体50包含多个导电层70及多个绝缘层72。在积层体50内，导电层70与绝缘层72在z方向交替地积层。z方向是相对于衬底100的表面大致垂直的方向。1个积层体50对应于1个块blk或1个字符串单元su。
[0092]
柱mp以在z方向朝结构体50内延伸的方式设置在结构体50内。柱mp具有大致圆柱状的结构。为了配置多个柱mp，而积层体50具有多个孔(贯通孔)。以下，柱被称为存储柱。此外，供设置存储柱的孔被称为存储孔。
[0093]
沿着x方向及y方向的二维平面(x-y平面)的多个柱mp的配置为错位排列。此外，多个柱mp的配置在x-y平面中可为正方形格子排列。
[0094]
在积层体50上方设置有多条位线bl。多条位线bl为例如金属层。位线bl在y方向延伸。多条位线bl在x方向排列。
[0095]
存储柱mp中的下述半导体层的上端部经由位线接点bc及通孔插塞v1连接于位线bl。多个柱mp连接于共通的1条位线bl。连接于该共通的位线bl的多个柱mp例如从各不相同的积层体50逐个选择。
[0096]
在以下所参照的附图中，x方向对应于字线wl的延伸方向(长度方向)，y方向对应于位线bl的延伸方向。此外，在以下的剖视图中，本实施方式的nand型闪速存储器所包含的绝缘层(层间绝缘膜)、布线、以及接点等构成要素可适当地省略。
[0097]
图4是表示本实施方式的闪速存储器的存储单元阵列10的平面配置的一例的图。
在图4中，抽出与在y方向排列的多个块中任意1个块blk对应的构成。
[0098]
如图4所示，例如以与块blk的字符串单元su0～su3的各者对应的方式，将积层体50设置在衬底上。各积层体50在x方向延伸。多个积层体50在y方向排列。
[0099]
与字符串单元su0～su3的各者对应的积层体50通过狭槽slt而相互分离。于在y方向相邻的积层体50间设置有在x方向延伸的狭槽slt。在x方向延伸的2个狭槽slt在y方向相邻。
[0100]
在本例中，在y方向相邻的2个狭槽slt之间的结构体50对应于1个字符串单元su。此外，可在由狭槽slt包围的各区域设置多个字符串单元su。
[0101]
字符串单元su的存储区域mr具有如以下的结构。存储区域mr是实质上保持数据的区域。在存储区域mr内，多个存储柱mp呈错位状设置。存储柱mp的各者例如设置为对应于1个nand字符串ns。
[0102]
此外，图4所示的存储柱mp的个数是示意性个数，存储柱mp的个数并不限于图示的个数。
[0103]
图5是沿着图4的v-v线的剖视图。图5是表示本实施方式的存储单元阵列10(存储区域mr)的剖面结构的一例。
[0104]
如图5所示，在存储区域mr的结构体(字符串单元)中，nand字符串ns设置在衬底100上。
[0105]
衬底100包含半导体层101、以及半导体层102。半导体层101例如可为单晶层(单晶块状衬底)，也可为磊晶层。半导体层102设置在半导体层101上。半导体层102例如为多晶硅层(polysilicon layer)或磊晶层。例如，半导体层102作为源极线sl发挥功能。
[0106]
nand字符串ns例如包含：多个导电层70、多个绝缘层72、75、存储层80、以及存储柱mp。
[0107]
在积层体50的多个导电层70中至少最上层(绝缘层75侧)的导电层70的位置设置有漏极侧选择晶体管st1。此外，可利用最上层侧的1至4个导电层70形成漏极侧选择晶体管st1。与选择晶体管st1的位置对应的1个以上的导电层70作为漏极侧选择栅极线sgd发挥功能。
[0108]
在积层体50的多个导电层70中至少最下层(衬底侧)的导电层70的位置设置有源极侧选择晶体管st2。此外，可利用最下层侧的1至4个导电层70形成源极侧选择晶体管st2。与选择晶体管st2的位置对应的1个以上的导电层70作为源极侧选择栅极线sgs发挥功能。
[0109]
除作为选择栅极线sgd、sgs的导电层70以外的导电层70的各者作为字线发挥功能。在作为字线wl的导电层70的位置设置有存储单元mc。此外，作为字线wl的导电层70中1个以上可用作虚设字线。
[0110]
各导电层70例如具有沿着x-y平面展开的板状的结构。导电层70例如包含钨(w)。
[0111]
多个绝缘层72的各者设置于在z方向相邻的导电层70间。在z方向积层的导电层70由绝缘层72分离。绝缘层72例如包含氧化硅。
[0112]
存储层80设置在存储柱mp的外周(侧面)上。存储层80沿着积层体50的侧面在z方向延伸。存储层80设置在存储柱mp与导电层70之间、以及存储柱mp与绝缘层72之间。存储层80是包含电荷蓄积层的积层膜。
[0113]
存储柱mp的一端连接于位线(未图示)，存储柱mp的另一端连接于源极线(半导体
层)101。以下，存储柱mp中nand字符串ns的位线侧设为存储柱mp的上部。存储柱中nand字符串的源极线侧设为存储柱mp的下部(或底部)。
[0114]
存储柱mp包含半导体层82、芯层84、以及覆盖层(导电层)86。存储柱mp贯通多个导电层70及多个绝缘层72。
[0115]
芯层84具有沿着z方向延伸的柱状的结构。芯层84例如包含二氧化硅(sio
2
)等的绝缘体。例如，在芯层84的内部设置有气隙90。
[0116]
半导体层82覆盖芯层84的侧面及下表面。半导体层82在存储柱mp的下端连接于衬底100。例如，半导体层82设置在芯层84的下表面与衬底100的上表面之间。半导体层82与半导体层102直接接触。
[0117]
半导体层82例如为硅(si)层。以下，半导体层82被称为硅层。
[0118]
硅层82包含：z方向的存储柱mp的上部侧的部分820、z方向的存储柱mp的下部侧的部分824、以及部分820与部分824之间的部分822。部分820的膜厚比部分822的膜厚厚。部分824的膜厚比部分822的膜厚薄。半导体层82的膜厚为相对于衬底100的表面大致平行的方向的尺寸。此外，也有在存储孔内，硅层82的下部824的膜厚设为相对于衬底100的表面垂直的方向的尺寸与相对于衬底100的表面平行的方向的尺寸中任一较小的尺寸的情况。
[0119]
以下，部分820被称为上部硅层820、部分824被称为下部硅层824，部分822被称为中部硅层822。
[0120]
覆盖层86在存储柱mp的上端侧设置在芯层84上。覆盖层86例如为硅层或导电层。
[0121]
利用图6，对本实施方式的nand型闪速存储器的结构更具体地说明。
[0122]
图6是更具体地表示本实施方式的nand型闪速存储器的nand字符串的结构的示意图。
[0123]
如图6所示，存储层80包含绝缘层801、电荷蓄积层802、以及绝缘层803。电荷蓄积层802被夹在绝缘层801与绝缘层803之间。层801、802、803沿着积层体50的侧面(存储孔的内壁)在存储柱mp的上部至下部之间连续。
[0124]
电荷蓄积层802可保持通过隧道效应从硅层82供给的电荷。电荷蓄积层802内的电荷通过隧道效应朝硅层82放出，或由通过隧道效应供给的电洞电性抵消。存储单元mc的阈值电压(导通电压)相应于电荷蓄积层802内的电荷量而变化。基于存储单元mc的阈值电压(存储单元的导通/关断)与数据的建立关联，nand型闪速存储器1的存储单元mc可保持1比特以上的数据。
[0125]
绝缘层801设置在导电层70与电荷蓄积层802之间。绝缘层801是阻挡绝缘层801。阻挡绝缘层801防止导电层70与电荷蓄积层802之间的电荷的移动。
[0126]
绝缘层803设置在半导体层(硅层)82与电荷蓄积层802之间。绝缘层803是隧道绝缘层803。隧道绝缘层803作为电荷蓄积层802与硅层82之间的隧道势垒(电位势垒)发挥功能。
[0127]
存储柱mp的硅层82在nand字符串ns的源极线侧(源极侧)与位线侧(漏极侧)之间于z方向上延伸。
[0128]
半导体层102a设置在硅层82与半导体层102之间。例如，在绝缘层72与半导体层102之间设置有绝缘层(氧化硅层)72a。
[0129]
半导体层102a与硅层82直接接触。半导体层102a例如是结晶性硅层。半导体层
102a是将半导体层102用于基底而形成。半导体层102a与半导体层102连续。半导体层102a的上端配置于最下层的绝缘层72的侧面上。例如，在z方向上，半导体层102a的下端位于比半导体层102a与绝缘层72a的交界区域更靠衬底100的底部侧。
[0130]
在本实施方式中，存储柱mp的上部侧的硅层82的部分(上部硅层)820的膜厚t1比存储柱mp的中部的硅层82的部分(中部硅层)822的膜厚t2厚。存储柱mp的底部侧的硅层82的部分(下部硅层)824的膜厚t3比部分822的膜厚t2薄。例如，存储柱mp的中部与相对于衬底100的表面垂直的方向上的存储柱mp的尺寸(高度)h的大致二分的一的位置附近的部分对应。
[0131]
可包含上部硅层820的结晶性(晶质)的倾向在上部硅层的整体或其大部分中与中部硅层822及下部硅层824的结晶性倾向比较为小的粒径的结晶。例如，上部硅层820为非晶硅层或微晶硅层。以下，硅层82的部分(上部硅层)820也称为非晶硅层(或微晶硅层)820。所谓微晶是结晶粒径为200nm以下的结晶、例如50nm～100nm左右的结晶。微晶层是包含200nm以下的多个结晶的层。此外，也可在上部硅层820内的一部分形成多晶硅层(多晶硅区域)。此时，上部硅层820包含非晶硅区域(及/或微晶硅区域)及多晶硅区域。
[0132]
硅层82中比上部硅层820更下方的部分(例如中部硅层及下部硅层)822、824为多晶硅层。
[0133]
非晶硅层820包含选自因硼(b)、碳(c)、锗(ge)、氟(f)、氩(ar)、氙(xe)、以及bf
2
引起的分子等中的至少一种杂质。这些杂质是用于将多晶硅层向非晶硅层改性的离子注入的离子物种。
[0134]
非晶硅层820内的所选择的杂质浓度比多晶硅层822、824内的所选择的杂质浓度高。但是，也有非晶硅层820的杂质浓度与多晶硅层822、824的杂质浓度实质上相同的情况。此外，若非晶硅层820包含硼，也有非晶硅层820除包含硼外并包含氟的情况。氩及氙可从硅层内脫附。
[0135]
例如，有在存储柱mp内设置气隙90的情况。气隙90是在存储柱mp的内部由芯层(氧化硅层)84包围的区域(空间、空气层)。
[0136]
气隙90的上端pp的位置优选的是位于比非晶硅层820的下端更靠衬底100侧。例如，非晶硅层820的下端对应于硅层82的非晶硅层820与多晶硅层822的交界区域附近的位置。气隙90的上端pp的位置可位于比绝缘层75的下端(底面)更靠衬底100侧。
[0137]
相对于衬底100的表面平行的方向的气隙90的底部侧的最大尺寸比相对于衬底100的表面平行的方向的气隙90的上部侧的最大尺寸大。
[0138]
硅层82的下部(多晶硅层)824的芯层84侧的面具有曲面。下部硅层824的与芯层84相接的面具有u字状(c字状)的形状。
[0139]
伴随着硅层82的下部824的形状，芯层84的下部具有马蹄状(或u字状、c字状)的剖面形状。气隙90的下部在y-z平面(或x-z平面)中具有圆形或椭圆形的剖面形状。气隙90的上部在y-z平面(或x-z平面)中具有三角形状的剖面形状。气隙90的下部与上部之间的部分(中部)在y-z平面(x-z平面)具有四角形状(例如)的剖面形状。
[0140]
在本实施方式中，在存储柱mp的上部侧的硅层82为非晶状态时，非晶状态的硅层820的平坦性被改善。其结果，在本实施方式中，可抑制产生对芯层蚀刻时的积层体/nand字符串的不良。
[0141]
(b)制造方法
[0142]
参照图7至图16说明本实施方式的存储装置的制造方法。
[0143]
图7至图16是用于说明本实施方式的存储装置的制造方法的剖面步骤图。
[0144]
如图7所示，绝缘层72(及绝缘层72a)例如利用cvd(chemical vapor deposition，化学气相沉积)法形成在衬底100的半导体层101上。牺牲层79例如利用cvd法(或溅射法)形成在绝缘层72上。绝缘层72形成在牺牲层79上。这样，交替地形成绝缘层72及牺牲层79。
[0145]
绝缘层75形成在最上层的牺牲层79上。例如，绝缘层75的上表面通过cmp(chemical mechanical polishing，化学机械抛光)法平坦化。
[0146]
由此，积层体50a形成在衬底100上。
[0147]
积层体50a内的牺牲层79的数量与字符串单元(nand字符串)的字线wl的数量及选择栅极线sgd、sgs的数量相对应。
[0148]
较理想的是以牺牲层79与绝缘层72之间的蚀刻选择比变大的方式，选择牺牲层79及绝缘层72的材料。例如，在绝缘层72的材料为氧化硅时，牺牲层的材料为硅锗、或氮化硅。
[0149]
此外，可在形成积层体50a前，在半导体层101下方的区域(未图示)内形成晶体管(未图示)及布线(未图示)。由此，形成nand型闪速存储器的周边电路。
[0150]
如图8所示，在形成有存储柱的区域内的各者内，在积层体50a内形成存储孔mh。
[0151]
例如，遮罩层99形成在绝缘层75上。在形成有存储柱的区域内，开口部通过光刻及蚀刻而形成在遮罩层99内。基于具有开口部的遮罩层99，执行对积层体50a的蚀刻。如rie(reactive ion etching，反应离子蚀刻)的各向异性蚀刻针对用于形成存储孔mh的蚀刻而使用。
[0152]
由此，存储孔mh形成在积层体50a内。
[0153]
这样，存储孔mh贯通多个绝缘层72、75及多个牺牲层79。存储孔mh到达半导体层101。
[0154]
例如，可在形成存储孔mh后，结晶层(未图示)通过milc(metal induced lateral crystallization，金属诱导横向结晶)法而形成在半导体层101的表面(露出面)上。
[0155]
如图9所示，在去除遮罩层后，存储层80形成在积层体50a的上表面、以及存储孔mh内的积层体50a的侧面(存储孔mh的内壁)上。
[0156]
在去除半导体层102上(存储孔底部)的存储层后，硅层(半导体层)82形成在存储层80上。例如，硅层82z为多晶硅层。以存储孔mh内不会被多晶硅层82z埋入的方式控制多晶硅层82z的膜厚(例如多晶硅层的形成时间)。此外，可在去除存储层前于存储层上形成保护层(例如硅层)，以在存储孔mh的底部的存储层的去除时，存储孔mh的内壁(侧面)的存储层不会被去除(或不劣化)。
[0157]
如图10所示，对积层体50a的上部侧的硅层实施用于非晶化的处理(以下被称为非晶化处理)。
[0158]
在本实施方式中，离子注入(离子照射)或等离子体处理作为硅层82的上部的非晶化处理执行。在因离子注入而硅层被非晶化时，选自例如硼、碳、锗、氩、氙、氟、以及bf
2
等中的至少一者，作为用于硅层82上部(存储孔的开口侧的部分)的非晶化的离子注入的离子物种被选择。
[0159]
将离子注入的离子物种的剂量设定为10
13
cm-2
至10
16
cm-2
(10
13
/cm
2
至10
16
/cm
2
)左
右。例如，为了在存储孔mh的开口部附近使绝缘层75的侧面上的硅层82非晶化，而可以相对于衬底100的表面倾斜特定的角度(例如30
°
～60
°
左右)的方式设定离子的入射角。
[0160]
硅层82内的被注入(添加)离子的部分通过因离子碰撞导致的晶粒的破坏、或硅元素与形成离子物种的元素的化学反应等而非晶化。
[0161]
由此，如图11所示，在硅层82中，因非晶化处理而被注入离子的部分820a从多结晶状态变化为非晶状态。在非晶化处理中，硅层82的未被注入(照射)离子的部分(或未曝露于等离子体的部分)822a维持多结晶状态。
[0162]
例如，非晶状态的部分(非晶硅层)820a及多结晶状态的部分(多晶硅层)822a是连续的层。
[0163]
此时，非晶硅层820a的膜厚ta与多晶硅层822a的膜厚tb实质上相同。但是，也有根据硅层82a的形成方法(堆积方法)及/或非晶化处理，硅层82a的上部侧的部分(非晶硅层820a)的膜厚ta比硅层82a的下部侧的部分(多晶硅层822a)的膜厚tb厚的情况。
[0164]
非晶硅层820a包含用于离子注入的离子物种，作为杂质。因而，非晶硅层820a的杂质浓度(例如硼或碳的浓度)比多晶硅层822a的杂质浓度高。
[0165]
在将bf
2
用于离子注入时，也有非晶硅层820a包含硼且包含氟的情况。
[0166]
此外，在利用等离子体处理形成非晶硅层820a时，例如在等离子体处理后，对非晶硅层820a执行使用所述的离子物种的离子注入(例如硼或碳的离子注入)。
[0167]
如图12所示，在硅层82的上部的非晶处理后，执行对硅层82的减薄。硅层82的减薄是通过rie、湿法蚀刻、气体蚀刻、或cde(chemical dry etching，化学干法蚀刻)执行。由此，减薄硅层82的膜厚。
[0168]
硅层82的上部硅层820具有比较平坦的表面。因而，上部硅层820被比较均一地蚀刻。
[0169]
在此，即便在相同的蚀刻条件下，因硅层82内的杂质浓度(例如硼或碳)的不同，而仍可能产生硅层82的各部分820、822、824的蚀刻速率的差异。例如，在多晶硅的蚀刻条件下，具有比较高的硼(或碳)的浓度的硅层820的蚀刻速率比具有比多晶硅层820中的硼的浓度为低的硼的浓度的多晶硅层822、824的蚀刻速率小。
[0170]
因而，在上部硅层包含硼及/或碳时，因对硅层82的减薄，而硅层82中上部硅层820的膜厚t1比中部硅层822a的膜厚t2厚。
[0171]
在湿法蚀刻(各向同性蚀刻)被用于硅层82的减薄时，有存储孔mh的底部侧(积层体50a的下部侧)的多晶硅层824比存储孔mh的中央部附近(积层体50a的中央部附近)的多晶硅层822，被更大幅度蚀刻的情况。此时，存储孔mh内的底部侧的多晶硅层(下部硅层)824的膜厚t3比存储孔mh的中央部附近的多晶硅层(中部硅层)822的膜厚t2变薄。下部多晶硅层824的表面成为曲面。下部多晶硅层824的表面成为曲面。下部多晶硅层824的露出面的形状为u字状。
[0172]
在存储孔mh的开口部(相邻的2个积层体)中，y方向(或x方向)的非晶硅层820间的间隔d1比y方向的多晶硅层822间的间隔d2变小。因而，在存储孔mh中，y方向(或x方向)的该存储孔mh的上部(开口部)侧的空隙的尺寸d1比y方向的该存储孔mh的中央部的空隙的尺寸d2变小。例如，y方向的该存储孔mh的下部(底部)侧的空隙的尺寸d3比y方向的该存储孔mh的中央部附近的空隙的尺寸d2变大。
[0173]
在硅层82的被非晶化的部分820a中，与在蚀刻条件下曝露的硅的结晶面、晶粒及晶界相关的蚀刻速率的不同变小。因而，非晶硅层820a被比较均质地蚀刻。在积层体50a的上部，存储孔mh的开口部侧的绝缘层75由具有比较厚的膜厚t1的硅层822覆盖。
[0174]
如图13所示，在对硅层的减薄后，芯层(例如氧化硅层)84堆积在硅层82上。因此，在存储孔mh内形成芯层84。
[0175]
有在存储孔mh内部被多晶硅层822上的芯层84埋入前，存储孔mh的开口部由非晶硅层820上的芯层84闭塞的情况。此时，气隙90形成在存储孔mh(存储柱mp)内。由此，存储柱mp具有在芯层84内包含气隙90的结构。
[0176]
气隙90的上端pp位于比非晶硅层820的下端更靠衬底100侧(存储柱的下部侧)。
[0177]
如图14所示，执行对芯层84的蚀刻(回蚀)。由此，芯层84的上端的位置比积层体50a的上部(绝缘层75的上表面)更朝衬底100侧后退。
[0178]
如所述这样，硅层82的上部侧的部分820是非晶硅层820。非晶硅层820的上表面(露出面)比较均质(平坦)。比较厚的非晶硅层820覆盖积层体50a的上部。
[0179]
因而，在芯层(氧化硅)84的蚀刻时，即便在氧化硅的蚀刻条件下曝露，但因比较厚的非晶硅层820覆盖积层体50a的上部，而仍能够抑制因上部硅层的不均一性(例如因硅层的局部较薄的部分引起的不良、以及/或因结晶性的不同引起的蚀刻速率的不同)引起的积层体及存储层的不良(例如图案的崩坏、层的意外蚀刻)的产生。
[0180]
如图15所示，硅层86a形成在积层体50a及芯层84上。硅层86a是非晶硅层。
[0181]
如图16所示，例如通过rie从积层体50a的上表面上去除非晶硅层86、硅层822、以及存储层80。因此，存储柱mp及存储层80形成在积层体50a的存储孔mh内。
[0182]
然后，狭槽(未图示)形成在积层体的端部及字符串单元的交界部分。牺牲层79通过经由狭槽的蚀刻而被选择性地去除。在积层体的绝缘层72间的空间形成有导电层。由此，形成有字线wl及选择栅极线sgd、sgs。
[0183]
其结果，如图6所示，在作为字线wl的导电层70与存储柱mp对向的位置形成有存储单元mc。在作为选择栅极线sgd的导电层70与存储柱mp对向的位置形成有选择晶体管st1。在作为选择栅极线sgs的导电层70与存储柱mp对向的位置形成有选择晶体管st2。
[0184]
在形成导电层70后，绝缘层(未图示)被埋入狭槽内。
[0185]
多个接点形成为连接于存储柱及导电层70。形成连接于接点的布线(例如位线)。
[0186]
此外，有存储柱mp的非晶硅层820因在nand型闪速存储器的制造步骤中对硅层施加的热而结晶化(例如微晶化)的情况。但是，从非晶硅层820向微晶硅层的变化在对芯层84的蚀刻后产生。因而，在对芯层84的蚀刻时，维持硅层82的平坦性。
[0187]
此外，也有因制造步骤中的热，而离子注入的离子物种所包含的氩、氙或氟从硅层820内脫附的情况。
[0188]
利用以上的制造方法形成本实施方式的nand型闪速存储器。
[0189]
(c)总结
[0190]
如所述这样，在本实施方式的nand型闪速存储器1中，在nand字符串ns的存储柱mp的上部侧，硅层82包含非晶硅层820。
[0191]
在本实施方式的nand型闪速存储器的制造方法中，非晶硅层820是通过对硅层(多晶硅层)的离子注入而形成。
[0192]
通过因离子注入实现的硅层的非晶化，而硅层(非晶硅层)的表面被均质化/平坦化。
[0193]
图17是表示对硅层的离子注入的剂量与硅层的表面粗糙度的关系的图。
[0194]
在图17中，图的横轴(对数尺度)对应于剂量(单位：cm-2
)，图的纵轴对应于硅层的表面粗糙度rq(单位：nm)。
[0195]
在图17的试验的离子注入中，将硼(b)、氩(ar)、碳(c)、以及氟化硼(bf
2
)用于离子注入的离子物种。
[0196]
例如，蚀刻前(减薄前)的非掺杂多晶硅层的表面粗糙度rp为0.6nm左右。蚀刻后的非掺杂多晶硅层的表面粗糙度优选为0.2nm左右。
[0197]
如图17所示，关于各离子物种，若剂量超过1
×
10
14
cm-2
，则硅层的表面粗糙度rq的值变小。其结果显示：通过对硅层的离子注入(硅层的非晶化)而硅层的表面被均质化及/或平坦化。
[0198]
这样，通过硅层的非晶化而提高硅层的平坦性。
[0199]
其结果，可实现硅层的比较均质的蚀刻。
[0200]
图18是表示用于离子注入的离子物种的质量数与硅层的表面粗糙度的关系的图。
[0201]
在图18中，图的横轴对应于用于离子注入的离子物种的质量数，图的纵轴对应于硅层的表面粗糙度rq(单位：nm)。
[0202]
在图18中，将离子注入的剂量设定为1
×
10
14
cm-2
及2
×
10
15
cm-2
。
[0203]
如图18所示，在如硼、碳及氟这样，当离子物种的质量数比较小时，将剂量设定为2
×
10
15
cm-2
的情况下，硅层的表面粗糙度变小。
[0204]
在如氩及bf
2
这样，离子物种的质量数比较大时，将剂量分别设为1
×
10
14
cm-2
及2
×
10
15
cm-2
的两种情况下，均能够减小硅层的表面粗糙度rq。
[0205]
图19是表示硅层的减薄量与硅层的表面粗糙度的关系的图。
[0206]
在图19中，图的横轴对应于硅层的减薄量(蚀刻量)(单位：任意单位)，图的纵轴对应于硅层的表面粗糙度rq(单位：nm)。在图19中，将各离子物种的剂量设定为2
×
10-15
cm-2
。此外，0nm的减薄量对应于不执行对硅层的减薄的情况。
[0207]
如图19所示，不仰赖减薄量，被实施离子注入的硅层具有0.15nm至0.3nm的范围内的表面粗糙度。这表示通过因离子注入实现的硅层的非晶化而硅层具有比较平坦化的表面。
[0208]
图20是表示对硅层的离子注入(掺杂)的剂量与硅层的蚀刻量的关系的图。
[0209]
在图20中，图的横轴(对数尺度)对应于剂量(单位：cm-2
)，图的纵轴对应于蚀刻量(单位：任意单位)。
[0210]
硅层中的杂质浓度与离子注入的剂量具有相关关系。一般来说，若离子注入的剂量变大，则因硅层的离子注入引起的离子物种的杂质浓度变大。
[0211]
在本实施方式中，因硅层82的各部分820、822的杂质浓度的不同，而在各部分820、822间产生蚀刻速率的不同。
[0212]
如图20所示，若硅层的杂质浓度变高，则硅层的蚀刻速率变小。
[0213]
在本实施方式中，在硅层82中，具有较高的杂质浓度的部分820的蚀刻速率比具有较低的杂质浓度的部分822的蚀刻速率小。
[0214]
因而，如本实施方式这样，在积层体50a的上部侧形成具有比积层体的中部以及下部侧的多晶硅层822、824更厚的膜厚的多晶硅层820x。
[0215]
例如，在硅层包含硼或碳时，与杂质浓度相对应的硅层的蚀刻速率的不同变得显著。
[0216]
这样，能够根据多晶硅层82内的杂质浓度的不同，控制多晶硅层82的各部分820、822的蚀刻速率。
[0217]
其结果，在本实施方式中，多晶硅层82的上部820x的膜厚t1可比多晶硅层82的中部822及下部824的膜厚t2、t3厚。
[0218]
如图17至图19所示，在本实施方式的闪速存储器中，存储柱的上部侧的硅层被非晶化。
[0219]
在本实施方式中，通过此硅层中存储孔的上部侧的部分的非晶化，来提高覆盖积层体的上部的硅层(非晶硅层)的平坦性。因此，在对硅层的减薄(蚀刻)时，积层体的上部的硅层被比较均质地蚀刻。
[0220]
此外，如图20所示，在本实施方式中，对覆盖积层体的上部的硅层选择性地添加期望的杂质(例如硼或碳)。由此，在本实施方式中，在对硅层的减薄时，积层体的上部侧的硅层以具有比较厚的膜厚的方式残存在积层体上。
[0221]
因而，在本实施方式的闪速存储器中，可防止三维结构存储单元阵列内的积层体的上部侧的图案的崩坏。其结果，本实施方式能够抑制产生闪速存储器的不良。
[0222]
另外，在将质量数较大的离子物种用于离子注入时，能够减小用于非晶化的离子注入的剂量。与此相伴，在本实施方式中，能够降低硅层82中的杂质浓度。此外，通过使用不会作为n型/p型掺杂物对硅作用的离子物种，而能够避免因离子注入引起的硅层内的n型/p型掺杂物的增加。例如，优选为选择如氩及氙这样对于硅为惰性且质量数比硼大的离子物种。
[0223]
其结果，本实施方式的nand型闪速存储器及其制造方法能够抑制因硅层82内的杂质引起的对晶体管及存储单元的不良影响(例如阈值电压的变动)。
[0224]
此外，本实施方式能够防止在芯层的回蚀时存储柱(存储孔)内的气隙露出。其结果，在本实施方式中，可抑制在覆盖层的形成时，覆盖层的图案的变形(崩坏)。
[0225]
如以上所述这样，本实施方式能够提高存储装置的成品率。
[0226]
(2)第2实施方式
[0227]
参照图21至图23对第2实施方式的储存器装置及其制造方法进行说明。
[0228]
(a)构成
[0229]
利用图21，对第2实施方式的存储装置的构成进行说明。
[0230]
图21是用于说明本实施方式的存储装置(例如nand型闪速存储器)的结构例的示意性剖视图。
[0231]
如所述(例如参照图20)这样，通过对存储柱mp的上部的硅层的离子注入，而可控制存储柱mp的上部的硅层的表面状态及膜厚。若可使具有比较厚的膜厚的硅层残存在积层体的上部，则积层体的上部侧的硅层的部分可不被非晶化。
[0232]
在本例中，如图21所示，存储柱mp的上部侧(积层体的上部侧、或存储孔的上部侧)的硅层(上部硅层)820x是多晶硅层。但是，也有上部硅层820x的一部分是非晶硅区域、或微
晶硅区域的情况。
[0233]
在本实施方式中，存储柱mp的上部侧的硅层82的部分(多晶硅层)820x的膜厚t1也比存储柱mp的中央附近的硅层82的部分(多晶硅层)822的膜厚t2厚。
[0234]
上部硅层820x例如包含硼及碳中至少一者。
[0235]
上部硅层820x的杂质浓度(例如硼的浓度)比中部/下部硅层822、824的杂质浓度高。在上部硅层820x包含硼时，也有上部硅层820x除包含硼外还包含氟的情况。
[0236]
(b)制造方法
[0237]
利用图22及图23，对第2实施方式的存储装置的制造方法进行说明。
[0238]
图22及图23是用于说明本实施方式的存储装置(例如nand型闪速存储器)的制造方法的各步骤的示意性剖面步骤图。
[0239]
如图22所示，与图7及图8的步骤相同地，存储孔mh形成在积层体50a内。
[0240]
在形成存储孔mh后，与图9的步骤相同地，存储层80形成在积层体50a上。与第1实施方式相同地，存储层80包含阻挡层801、电荷蓄积层802、以及隧道绝缘层803。
[0241]
硅层82b形成在存储层80的隧道绝缘层803上。由此，硅层82b沿着积层体50a内的存储孔mh的内壁形成。硅层82b是多晶硅层。
[0242]
在本实施方式中，在形成多晶硅层82b后，不执行非晶化处理，而执行对于多晶硅层82b的离子注入。用于离子注入的离子物种例如包含硼及/或碳。例如，将包含硼或碳的离子物种的剂量设定为10
14
cm-2
至10
15
cm-2
。
[0243]
由此，将杂质添加至积层体50a的上部侧的多晶硅层82b的部分820x内。
[0244]
根据用于离子注入的离子物种，而积层体50a的上部侧的部分820x的杂质浓度比积层体50a的中央部侧及底部侧的多晶硅层的部分822a的杂质浓度变高。
[0245]
此外，可将bf
2
用于对多晶硅层82的离子注入。此时，也有多晶硅层82的部分820x除包含硼外还包含氟的情况。部分820x中的氟的浓度比部分820x中的硼的浓度低。
[0246]
以下，覆盖积层体50a的多晶硅层82b中因离子注入而具有比较高的杂质浓度的部分820x被称为高杂质浓度多晶硅层820x。多晶硅层82b中高杂质浓度多晶硅层820x以外的部分(例如积层体50a的中央部侧及底部侧的多晶硅层)822a被称为低杂质浓度多晶硅层822a。
[0247]
在对硅层的离子注入后，如图23所示，对多晶硅层82b执行用于多晶硅层82b的减薄的蚀刻。
[0248]
如所述这样，在本实施方式中，根据硅层82b内的杂质浓度(硼或碳的浓度)的不同，而在硅层82a的各部分820x、822a、824a的蚀刻速率的大小上产生不同。
[0249]
高杂质浓度多晶硅层820x的蚀刻速率比低杂质浓度多晶硅层822a、824a的蚀刻速率小。
[0250]
因而，在高杂质浓度多晶硅层820x的膜厚t1比低杂质浓度多晶硅层822a、824a的膜厚t2、t3厚的状态下，多晶硅层82b残存在积层体50a上(存储孔mh内)。
[0251]
其结果，相对于衬底100的表面平行的方向的存储孔mh的上部侧的空隙的尺寸d1比相对于衬底100的表面平行的方向的存储孔mh的底部侧的空隙的尺寸d2小。
[0252]
此外，与第1实施方式相同地，在通过湿法蚀刻(各向同性蚀刻)执行多晶硅层82的减薄时，有存储孔mh的底部侧的多晶硅层82的部分824a的膜厚t3比存储孔mh的中央部附近
的多晶硅层82的部分822a的膜厚t2薄的情况。
[0253]
然后，与图12至图16的步骤相同地，芯层84形成在硅层82上。例如，如由芯层84包围那样，气隙90形成在存储柱mp内。气隙90的上端位于比高杂质浓度硅层820x的下部的位置更靠存储柱mp的底部侧。
[0254]
对芯层(氧化硅层)84执行回蚀(蚀刻)。此时，积层体50a的上部由具有比较厚的膜厚的多晶硅层(高杂质浓度多晶硅层)820x覆盖。此外，高杂质浓度多晶硅层820x的表面比较平坦。因而，在芯层84的蚀刻的条件下，防止产生积层体50a的上部的缺陷。
[0255]
如所述这样，覆盖层(非晶硅层)86形成在芯层84的上部。在牺牲层79被置换为导电层70后，适当地形成接点。
[0256]
利用以上的制造方法形成本实施方式的nand型闪速存储器。
[0257]
(c)总结
[0258]
如所述这样，在本实施方式的nand型闪速存储器1中，nand字符串ns的存储柱mp的上部侧的多晶硅层820x的杂质浓度比存储柱mp的下部侧的多晶硅层822、824的杂质浓度高。
[0259]
其结果，在本实施方式中，在对多晶硅层进行蚀刻处理后，具有比较厚的膜厚的多晶硅层820a残存在积层体50a上。
[0260]
因而，本实施方式的nand型闪速存储器及其制造方法能够抑制当对芯层的蚀刻时在积层体50a内产生不良。
[0261]
因而，第2实施方式的存储装置及其制造方法能够提高存储装置的成品率。
[0262]
(3)变化例
[0263]
参照参照图24及图25，对实施方式的存储装置的变化例进行说明。
[0264]
图24是表示实施方式的nand型闪速存储器的变化例的一例的剖视图。
[0265]
如图24所示，气隙可不设置在存储柱mp内。在存储柱mp内，硅层82间的区域由芯层(例如氧化硅层)84x填满。
[0266]
在本变化例的nand型闪速存储器中，也与第1及第2实施方式的nand型闪速存储器相同地，在存储柱mp中，上部硅层820的膜厚t1比中部硅层822的膜厚t2厚。例如，下部硅层824的膜厚t3比中部硅层822的膜厚t2薄。
[0267]
例如，上部硅层820的杂质浓度比中部硅层822的杂质浓度高。上部硅层820是非晶层、微晶层、或多晶层。
[0268]
图25是表示实施方式的nand型闪速存储器的变化例的一例的剖视图。
[0269]
如图25所示，根据用于非晶化处理的处理方法(例如等离子体处理)及离子注入的离子物种/剂量，而有上部硅层820z的膜厚tz与中部硅层822的膜厚t2及下部硅层824的膜厚t3实质上相同的情况。
[0270]
在图25的例中，上部硅层820z是非晶硅层，中部/下部硅层822、824是多晶硅层。
[0271]
非晶硅层820z通过等离子体处理而形成。例如，此时，上部硅层820z的杂质浓度与中部/下部硅层824的杂质浓度实质上相同。此外，可通过对于多晶硅层的离子注入而形成非晶硅层820z。
[0272]
此外，根据用于硅层82的减薄的处理方法，也有下部硅层824的膜厚与中部硅层822的膜厚(及上部硅层820z的膜厚)实质上相同的情况。
[0273]
本变化例的存储装置能够获得与第1及第2实施方式相同的效果。
[0274]
(4)第3实施方式
[0275]
参照图26至图31对第3实施方式的储存器装置及其制造方法进行说明。
[0276]
(a)构成
[0277]
利用图26，对第3实施方式的存储装置的构成进行说明。
[0278]
图26是用于说明本实施方式的存储装置的结构例的示意性剖视图。
[0279]
如所述这样，通过对于存储柱mp的上部的硅层的杂质的注入，而可控制存储柱mp的上部的硅层的表面状态及膜厚。然而，被注入杂质的硅层并不限于硅层82。例如，被注入杂质的硅层可为形成在存储层80上的保护层(硅层)，以在存储孔mh底部的存储层80的去除时，存储孔mh的内壁(侧面)的存储层80不会被去除(不会劣化)。
[0280]
在本实施方式中，如图26所示，存储柱mp的上部侧(积层体的上部侧、或存储孔mh的上部侧)的硅层包含上部硅层81、以及上部硅层820y。上部硅层81是存储柱mp的上部侧中形成在存储层80上的部分，上部硅层820y是形成在该上部硅层81上且与芯层84的上部及硅层86相接的部分。上部硅层820y也是硅层82(多晶硅层)的部分。
[0281]
上部硅层81例如是与上部硅层820y相同的多晶硅层，可能与上部硅层820y无法区别。此外，也有上部硅层81是非晶硅区域、或微晶硅区域的情况。
[0282]
在本实施方式中，上部硅层820y的膜厚t1b与中部硅层822的膜厚t2为相同程度的厚度。此外，上部硅层81的膜厚t1a与上部硅层820y的膜厚t1b的总计膜厚t1比存储柱mp的中央附近的硅层82的部分(中部硅层)822的膜厚t2厚。与此相伴，上部硅层81及820y的粒径比中部/下部硅层822、824的粒径大。
[0283]
上部硅层81例如包含选自硼、氟化硼(bf
2
)、磷、以及氩中的至少一种，作为杂质。上部硅层81的杂质浓度(例如硼的浓度)比中部/下部硅层822、824的杂质浓度高。
[0284]
此外，也有上部硅层820y的杂质浓度比上部硅层81的杂质浓度低，但与上部硅层81的杂质浓度为相同程度的情况。在上部硅层820y的杂质浓度与上部硅层81的杂质浓度为相同程度时，上部硅层82例如可包含选自硼、氟化硼(bf
2
)、磷、以及氩中的至少一种，作为杂质。
[0285]
(b)製造方法
[0286]
利用图27至图31，对第3实施方式的存储装置的制造方法进行说明。
[0287]
图27至图31是用于说明本实施方式的存储装置的制造方法的各步骤的示意性剖面步骤图。图27是说明与在第1实施方式中说明的图8的步骤(即在积层体50a内形成存储孔mh的步骤)接续的步骤的图。
[0288]
如图27所示，与图9的步骤相同地，在去除遮罩层后，存储层80形成在积层体50a的上表面、以及存储孔mh内的积层体50a的侧面(存储孔mh的内壁)上。
[0289]
在形成存储层80后，为了保护形成在存储孔mh内壁的存储层80且去除形成在存储孔mh的底部的存储层80的部分，而在存储层80上形成硅层81z。因此，硅层81z沿着积层体50a内的存储孔mh的内壁形成。硅层81z例如是多晶硅层。
[0290]
如图28所示，选择性地去除硅层81z及存储层80中形成在存储孔mh的底部的部分。如rie的各向异性蚀刻被用于存储孔mh的底部的蚀刻。因此，存储孔mh的底部例如到达半导体层102。
[0291]
在去除存储孔mh的底部的存储层80后，如图29所示，在去除硅层81z前，例如利用与图10所示的方法相同的方法执行对硅层81z的杂质注入。用于杂质注入的杂质例如包含选自硼、氟化硼(bf
2
)、磷、以及氩中至少一种。
[0292]
由此，将杂质添加至积层体50a的上部侧的硅层81z的部分(上部硅层)810z内。
[0293]
根据用于杂质注入的杂质，而上部硅层810z的杂质浓度比硅层81z中上部硅层810z以外的部分(中央部侧及底部侧的硅层)812z的杂质浓度变高。
[0294]
以下，覆盖积层体50a的上表面及存储孔mh内的侧面上的硅层81z中因杂质注入而具有比较高的杂质浓度的上部硅层810z也被称为高杂质浓度硅层810z。硅层81z中高杂质浓度硅层810z以外的部分(中央部侧及底部侧的硅层)812z也被称为低杂质浓度硅层812z。
[0295]
在对上部硅层810z的杂质注入后，如图30所示，对硅层81z执行用于去除低杂质浓度硅层812z的蚀刻。对于蚀刻例如使用湿法蚀刻。
[0296]
在本实施方式中，对硅层81z的湿法蚀刻速率(wer)的大小根据硅层81z内的杂质浓度的不同而在高杂质浓度硅层810z与低杂质浓度硅层812z之间产生不同。更具体来说，高杂质浓度硅层810z的湿法蚀刻速率比低杂质浓度硅层812z的湿法蚀刻速率小。因而，在从存储层80剥离低杂质浓度硅层812z时，高杂质浓度硅层810z(硅层81)可在存储层80上仅残存膜厚t1a。
[0297]
硅层81的膜厚t1a的厚度优选为可控制。即，优选为通过将湿法蚀刻速率控制为适切的值，而可将在湿法蚀刻后残存的高杂质浓度硅层810z的膜厚t1a的厚度控制为期望的值。
[0298]
例如，优选为湿法蚀刻的蚀刻速率与被注入的杂质的剂量具有相关性。可被选择为杂质的硼、氟化硼、磷、以及氩中的硼以及氟化硼，比磷以及氩，在剂量与蚀刻速率之间具有较强的相关性。更具体来说，在硼及氟化硼作为杂质被注入时，与磷及氩作为杂质被注入时比较，剂量越大则剥离的硅层的厚度变薄(残存的硅层的厚度越变厚)的倾向越变强。因而，被注入硅层81的杂质更优选为选择硼或氟化硼。
[0299]
在去除低杂质浓度硅层812z后，如图31所示，硅层82形成在高杂质浓度硅层810z的上表面、以及存储孔mh内的积层体50a的侧面(存储孔mh的内壁)上。
[0300]
由此，存储层80中形成在存储孔mh上部上的硅层的膜厚比形成在存储孔mh中央部侧及底部侧的存储层80上的硅层的膜厚，厚出高杂质浓度硅层810z(相当于图26的上部第1硅层81)的膜厚t1a的量。
[0301]
在形成硅层82后，执行用于对硅层82的减薄的蚀刻。硅层82的蚀刻速率例如在存储孔mh的上部侧与中央部侧及底部侧可为相同程度。因而，减薄结束后的硅层82的上部(相当于上部硅层820y)的膜厚t1b与减薄结束后的硅层82的中央部(相当于中部硅层822)的膜厚t2成为相同程度。因而，膜厚t1较膜厚t2厚膜厚出t1a左右。也就是说，相对于衬底100的表面平行的方向的存储孔mh的上部侧的空隙的尺寸d1比相对于衬底100的表面平行的方向的存储孔mh的中央部侧的空隙的尺寸d2小。
[0302]
其结果，上部硅层810z及820y与中部/下部硅层822、824比较，能够在厚膜条件下形成结晶结构。由此，上部硅层810z及820y成为粒径比中部/下部硅层822、824大的多晶硅。
[0303]
此外，与第1实施方式相同地，在通过湿法蚀刻(各向同性蚀刻)执行硅层82的减薄时，有存储孔mh的底部侧的硅层82的部分824的膜厚t3比存储孔mh的中央部附近的硅层82
的部分822的膜厚t2薄的情况。
[0304]
然后，与图12至图16的步骤相同地，芯层84形成在硅层82上。例如，如由芯层84包围那样，气隙90形成在存储柱mp内。气隙90的上端位于比上部硅层820y的下部的位置更靠存储柱mp的底部侧。
[0305]
对芯层(氧化硅层)84执行回蚀(蚀刻)。此时，积层体50a的上部由具有比较厚的膜厚的上部硅层810z及820y覆盖。因而，在芯层84的蚀刻的条件下，防止产生积层体50a的上部的缺陷。
[0306]
如所述这样，覆盖层(非晶硅层)86形成在芯层84的上部。在牺牲层79被置换为导电层70后，适当地形成接点。
[0307]
利用以上的制造方法形成本实施方式的nand型闪速存储器。
[0308]
(c)总结
[0309]
如所述这样，在本实施方式的nand型闪速存储器1中，在存储柱mp的制造步骤中形成的硅层81z中上部硅层810z的杂质浓度比中央部侧及底部侧的硅层812z的杂质浓度高。
[0310]
其结果，在本实施方式中，在对于多晶硅层的蚀刻处理后，具有比较厚的膜厚的多晶硅层810z及820y残存在积层体50a上。
[0311]
因而，本实施方式的nand型闪速存储器及其制造方法能够抑制在对于芯层的蚀刻时于积层体50a内产生不良。
[0312]
因而，第2实施方式的存储装置及其制造方法能够提高存储装置的成品率。
[0313]
(5)第4实施方式
[0314]
参照图32至图41对第4实施方式的储存器装置及其制造方法进行说明。
[0315]
(a)构成
[0316]
利用图32，对第4实施方式的存储装置的构成进行说明。
[0317]
图32是用于说明本实施方式的存储装置的结构例的示意性剖视图。
[0318]
在第1至第3实施方式中，对通过控制存储柱mp的上部的硅层的膜厚而抑制积层体内的缺损的情况进行了说明。然而，存储柱mp的上部的硅层可不控制膜厚，而通过使材质改性化而抑制积层体内的缺损。
[0319]
在本实施方式中，如图32所示，所谓存储柱mp的上部侧是表示在与衬底100垂直的方向上比芯层84更上方的部分，所谓中部侧及下部侧是表示芯层84延伸的部分。存储柱mp的上部侧(积层体的上部侧、或存储孔mh的上部侧)具有倒锥形形状。即，存储柱mh的上部侧的直径相对于衬底100随着朝向上方而变小。
[0320]
存储柱mp的上部侧包含硅层82的上部侧(上部硅层820)、覆盖层86、以及改性化硅层820p。改性化硅层820p是上部硅层820的内侧面中存储柱mp的表面部分已改性化的部分。改性化硅层820p形成在上部硅层820的内侧面与覆盖层86的外侧面之间，改性化硅层820p的垂直于衬底100的方向的长度比上部硅层820短。即，改性化硅层820p在芯层84上方具有与上部硅层820相接的下端(下表面或底面)以及外侧面，且具有与覆盖层86相接的内侧面。
[0321]
以平行于衬底100的面切断改性化硅层820p的剖面沿巡存储柱mh的形状。即，在存储柱mh的剖面形状为圆状时，改性化硅层820p的剖面形状为筒状或环状。改性化硅层820p例如包含选自氮、碳、以及氧中的至少一种。也就是说，改性化硅层820p包含选自硅的氮化物、碳化物、以及氧化物中的至少一种。
[0322]
(b)製造方法
[0323]
利用图33至图43，对第4实施方式的存储装置的制造方法进行说明。
[0324]
图33至图42是用于说明本实施方式的存储装置的制造方法的各步骤的示意性剖面步骤图。图43是从上方观察图42所示的制造步骤的存储柱的俯视图。
[0325]
图33是说明与在第1实施方式中说明的图9的步骤(即在存储孔mh内形成存储层80及硅层82(82z)的步骤)接续的步骤的图。此外，在以后的说明中，存储孔mh的上部侧形成为倒锥形形状。
[0326]
如图33所示，执行对硅层82的减薄。硅层82的减薄通过rie、湿法蚀刻、气体蚀刻、或cde而执行。由此，减薄硅层82的膜厚。
[0327]
在本实施方式中，根据存储孔mh内的高度而在硅层82内的杂质浓度无较大的差。因而，通过对硅层82的减薄，而上部硅层820的膜厚t1与存储孔mh的中央部附近的硅层82的部分(中部硅层)822的膜厚t2成为相同程度。
[0328]
此外，与第1实施方式相同地，在通过湿法蚀刻(各向同性蚀刻)执行硅层82的减薄时，有存储孔mh的底部侧的硅层82的部分(下部硅层)824的膜厚t3比中部硅层822的膜厚t2变薄的情况。
[0329]
然后，芯层84a形成在硅层82上。与此相伴，气隙90a形成在存储柱mp内。此外，如所述这样，存储孔mh的上部侧形成为倒锥形形状。因而，存储孔mh的开口部在存储孔mh被芯层84a埋入前，由芯层84a快速地闭塞。由此，气隙90a的上端ppa可到达存储孔mh的上部侧。
[0330]
如图34所示，执行对芯层84a的回蚀(蚀刻)(形成芯层84b)。芯层84a的回蚀例如通过各向异性为高的cde而执行。由此，能够抑制气隙90a的扩大且贯通芯层84b，而能够连接存储孔mh上方的空间与气隙90a。
[0331]
如图35所示，执行芯层84b的回填(芯层84c向硅层82上的形成)。由此，能够由芯层84c将存储孔mh的至少上部侧闭塞。有在形成芯层84c时，气隙90形成在存储柱mp内的情况，但气隙90的上端pp能够位于比上部硅层820的下部的位置更靠存储柱mp的底部侧。
[0332]
接着，在图36至图40中，循环地执行芯层84c的回蚀与上部硅层820的改性化处理。具体来说，在图36及图37中，执行第1次循环的回蚀及改性化处理。在图38及图39中，执行第2次循环的回蚀及改性化处理。在图40中，执行第3次循环的回蚀。
[0333]
如图36所示，例如接着通过cde执行对芯层84c的第1次循环的回蚀，而形成芯层84d。在cde中，例如，通过将氨及氟化氢用作蚀刻剂，而能够选择性地蚀刻芯层84c。在第1次循环的回蚀中，芯层84c例如以积层体50a上表面上的芯层被去除的程度被蚀刻。由此，上部硅层820中积层体50a的上表面及存储孔mh的开口部附近的部分820e1露出。
[0334]
在执行完第1次循环的回蚀后，如图37所示，执行对通过第1次循环的回蚀而露出的上部硅层820的部分820e1的改性化处理。由此，将杂质添加至上部硅层820的部分820e1的表面，而形成与上部硅层820的内部不同的物质的层(改性化硅层820pa)。改性化硅层820pa在由cde进行的回蚀时，优选为添加对芯层84d(氧化物)具有较高的选择比(即，在下述的进一步cde时不易被蚀刻)的物质。具体来说，例如，改性化硅层820pa可包含氮或碳。在上部硅层820的表面被氮化时，改性化处理通过利用搭载于用于cde的腔室的等离子体源产生氮自由基，而可在同一腔室内进行处理。此时，选择性地进行改性化处理，芯层84d的表面基本不进行氮化，仅上部硅层820的露出表面被氮化。作为改性化处理条件(自由基处理条
件)例如利用500℃、5托、1500w等条件。
[0335]
此外，在图37的例中，以改性化硅层820pa是绝缘体(例如氮化硅)的情况为一例进行表示，但不限于此。例如，改性化硅层820pa只要对于芯层84d具有较高的选择比即可，可为半导体或导电体。
[0336]
此外，改性化硅层820pa可包含氧。此时，改性化硅层820pa可通过下述的进一步的cde与芯层84d一起被蚀刻。然而，通过被蚀刻的改性化硅层820pa作为固定层的副产物残留，而能够抑制上部硅层820直接曝露于蚀刻剂。由此，能够抑制蚀刻剂侵入存在于薄膜的上部硅层820的微小的缺陷(针孔)，而抑制比积层体50a的硅层82更靠内侧的氧化物(例如存储层80或绝缘层75等)被蚀刻。
[0337]
在执行完第1次循环的改性化处理，如图38所示，接着通过cde执行对芯层84d的第2次循环的回蚀，而形成芯层84e。在第2次循环的回蚀中，芯层84d例如被蚀刻至存储柱mp的上部侧的中央附近。由此，上部硅层820的内侧面上中存储柱mp的上端至深度l1的部分(至少比部分820e1更下方的部分)820e2进一步露出。
[0338]
在执行完第2次循环的回蚀后，如图39所示，执行对通过第2次循环的回蚀而露出的部分820e2的改性化处理。由此，上部硅层820的部分820e1及820e2的表面形成改性化硅层820pb。
[0339]
在执行完第2次循环的改性化处理后，如图40所示，接着通过cde执行对芯层84e的第3次循环的回蚀，而形成芯层84。在第3次循环的回蚀中，芯层84e例如被蚀刻至存储柱mp的上部侧的底部附近。由此，上部硅层820的内侧面上中存储柱mp的上端至深度l2的部分(至少比部分820e2更下方的部分)820e3进一步露出。
[0340]
在执行完第3次循环的回蚀后，如图41所示，在芯层84的上部形成覆盖层(非晶硅层)86a。
[0341]
在形成覆盖层86a后，如图42所示，去除存储层80、硅层82、改性化硅层820pb、以及覆盖层86中形成在积层体50a的上表面的部分。在图43中表示从积层体50a的上表面去除各层80、82、820pb、以及86a后的存储柱mp的上端的俯视图。如图43所示，改性化硅层820在上部硅层820的内侧面与覆盖层86的外侧面之间成为筒状或环状的形状。
[0342]
接着，在牺牲层79被置换为导电层70后，适当地形成接点。
[0343]
利用以上的制造方法形成本实施方式的nand型闪速存储器。
[0344]
此外，在所述的例中，对循环地执行芯层84的回蚀与上部硅层820的改性化处理的情况进行了说明，但不限于此。例如，在通过第1次改性化处理来保护上部硅层820，能够抑制在积层体50a内产生不良的情况下，改性化处理可不执行复数次。此时，在第1次改性化处理后，执行1次或复数次芯层84的回蚀。
[0345]
(c)总结
[0346]
如所述这样，在本实施方式的nand型闪速存储器1中，循环地执行芯层84的回蚀步骤与上部硅层820的改性化处理。
[0347]
其结果，在本实施方式中，在芯层84的回蚀时，上部硅层820的上表面及内侧面被改性化为对于芯层84具有较高的选择比的氮化物等。
[0348]
因而，本实施方式的nand型闪速存储器及其制造方法能够抑制当对芯层84的蚀刻时在积层体50a内产生不良。
[0349]
由此，第4实施方式的存储装置及其制造方法能够提高存储装置的成品率。
[0350]
(d)变化例
[0351]
参照图44，对第4实施方式的存储装置的变化例进行说明。
[0352]
图44是表示第4实施方式的nand型闪速存储器的变化例的一例的剖视图。
[0353]
如图44所示，上部硅层820可在膜厚方向全部改性化。即，改性化硅层820p可具有形成在存储柱mp的表面且与覆盖层86相接的内侧面、以及与存储层80(绝缘层803)相接的外侧面。
[0354]
在本变化例的nand型闪速存储器中，也与第4实施方式的nand型闪速存储器相同地，改性化硅层820p具有与上部硅层820相接的下端。
[0355]
本变化例的存储装置能够获得与第4实施方式相同的效果。
[0356]
(6)其它
[0357]
实施方式的存储装置及其制造方法若为沿着积层体内的存储孔的内壁(积层体的侧面)设置有硅层的存储装置，则字线的结构/形状、位线的结构/形状、源极线的结构/形状、选择栅极线的结构/形状、以及存储孔/存储柱的配置不限于所述的例。
[0358]
虽然说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并非意欲限定本发明的范围。这些新颖的实施方式能以其它各种方式实施，在不脱离发明的主旨的范围内可进行各种省略、置换、变更。这些实施方式或它们的变化包含在发明的范围或主旨中，且包含在权利要求书所记载的发明及其均等的范围内。