半导体装置及其制造方法与流程

本发明涉及半导体装置及其制造方法，特别地，涉及具备sog(spinonglass)膜的半导体装置及其制造方法。

背景技术：

在具有多层配线构造的半导体装置的制造工序中，通过将对配线层间进行连接的触点适当地集中并堆叠，从而实现半导体装置的高集成化的方法已得到实用化(例如，参照专利文献1)。

专利文献1：日本特开平5-21615号公报

当前，存在为了缓和配线间的台阶以及配线与层间绝缘膜之间的台阶而具备sog膜的半导体装置。sog膜是通过一边使晶片旋转一边向晶片的中央涂敷sog而形成的。

在向专利文献1的半导体装置形成sog膜的情况下，涂敷于晶片中央的sog由于在使晶片旋转时产生的离心力而朝向晶片的外周部移动。但是，在堆叠有配线层的区域，由于台阶大，因而sog的扩展受到抑制，sog难以相比于该区域而朝向外周部扩展。因此，即使在专利文献1的半导体装置形成sog膜，也无法断言台阶充分地得到了缓和。如果存在台阶，则在对之后形成的配线层进行蚀刻时，应被蚀刻的配线层残留下来，这成为生产线的污染源、配线间短路的要因或者芯片的外观不良的要因。

技术实现要素：

本发明就是为了解决上述问题而提出的，其目的在于提供能够缓和台阶的半导体装置及其制造方法。

为了解决上述课题，本发明涉及的半导体装置具备：半导体衬底；第1层间绝缘膜，其形成于半导体衬底之上，具有露出半导体衬底的第1开口；第1配线层，其从第1开口内的半导体衬底之上形成至第1层间绝缘膜之上；第2层间绝缘膜，其形成于第1配线层之上的一部分以及第1层间绝缘膜之上，具有俯视观察时与第1开口重叠且露出第1配线层的第2开口；第2配线层，其从第2开口内的第1配线层之上形成至第2层间绝缘膜之上；第3层间绝缘膜，其形成于第2配线层之上以及第2层间绝缘膜之上；以及sog膜，其位于第3层间绝缘膜内，以俯视观察时与第1开口重叠的方式形成，其中，sog是旋涂玻璃，第2开口与第1开口相比开口面积大，在剖视观察时，在将第1开口的宽度即第1开口宽度设为w1，将第2开口的宽度即第2开口宽度设为w2，将从半导体衬底的表面到第2开口处的第3层间绝缘膜的表面为止的高度的最小值设为h1，以及将从半导体衬底的表面到第2开口的端部即第2开口端处的第3层间绝缘膜的表面为止的高度设为h2时，满足(h2-h1)/((w2-w1)/2)≤3.6。

另外，本发明涉及的半导体装置具备：半导体衬底；第1层间绝缘膜，其形成于半导体衬底之上，具有露出半导体衬底的第1开口；第1配线层，其从第1开口内的半导体衬底之上形成至第1层间绝缘膜之上；第2层间绝缘膜，其形成于第1配线层之上的一部分以及第1层间绝缘膜之上，具有俯视观察时与第1开口重叠且露出第1配线层的第2开口；第2配线层，其从第2开口内的第1配线层之上形成至第2层间绝缘膜之上；第3层间绝缘膜，其形成于第2配线层之上以及第2层间绝缘膜之上；以及sog膜，其位于第3层间绝缘膜内，以俯视观察时与第1开口重叠的方式形成，其中，sog是旋涂玻璃，第2开口与第1开口相比开口面积大，在剖视观察时，在将第2开口的宽度即第2开口宽度设为w2时，满足w2≤1μm。

另外，本发明涉及的半导体装置的制造方法具备如下工序：(a)准备半导体衬底；(b)在半导体衬底之上，形成具有露出半导体衬底的第1开口的第1层间绝缘膜；(c)从第1开口内的半导体衬底之上至第1层间绝缘膜之上形成第1配线层；(d)形成第2层间绝缘膜，该第2层间绝缘膜将第1配线层之上的一部分以及第1层间绝缘膜之上覆盖，该第2层间绝缘膜具有俯视观察时与第1开口重叠且露出第1配线层的第2开口；(e)从第2开口内的第1配线层之上至第2层间绝缘膜之上形成第2配线层；(f)在第2配线层之上以及第2层间绝缘膜之上形成第3层间绝缘膜；以及(g)在第3层间绝缘膜内，以俯视观察时与第1开口重叠的方式形成sog膜，其中，sog是旋涂玻璃，第2开口与第1开口相比开口面积大，在剖视观察时，在将第1开口的宽度即第1开口宽度设为w1，将第2开口的宽度即第2开口宽度设为w2，将从半导体衬底的表面到第2开口处的第3层间绝缘膜的表面为止的高度的最小值设为h1，以及将从半导体衬底的表面到第2开口的端部即第2开口端处的第3层间绝缘膜的表面为止的高度设为h2时，满足(h2-h1)/((w2-w1)/2)≤3.6。

另外，本发明涉及的半导体装置的制造方法具备如下工序：(a)准备半导体衬底；(b)在半导体衬底之上，形成具有露出半导体衬底的第1开口的第1层间绝缘膜；(c)从第1开口内的半导体衬底之上至第1层间绝缘膜之上形成第1配线层；(d)在第1配线层之上的一部分以及第1层间绝缘膜之上形成第2层间绝缘膜，该第2层间绝缘膜具有俯视观察时与第1开口重叠且露出第1配线层的第2开口；(e)从第2开口内的第1配线层之上至第2层间绝缘膜之上形成第2配线层；(f)在第2配线层之上以及第2层间绝缘膜之上形成第3层间绝缘膜；以及(g)在第3层间绝缘膜内，以俯视观察时与第1开口重叠的方式形成sog膜，其中，sog是旋涂玻璃，第2开口与第1开口相比开口面积大，在剖视观察时，在将第2开口的宽度即第2开口宽度设为w2时，满足w2≤1μm。

发明的效果

根据本发明，半导体装置具备：半导体衬底；第1层间绝缘膜，其形成于半导体衬底之上，具有露出半导体衬底的第1开口；第1配线层，其从第1开口内的半导体衬底之上形成至第1层间绝缘膜之上；第2层间绝缘膜，其形成于第1配线层之上的一部分以及第1层间绝缘膜之上，具有俯视观察时与第1开口重叠且露出第1配线层的第2开口；第2配线层，其从第2开口内的第1配线层之上形成至第2层间绝缘膜之上；第3层间绝缘膜，其形成于第2配线层之上以及第2层间绝缘膜之上；以及sog膜，其位于第3层间绝缘膜内，以俯视观察时与第1开口重叠的方式形成，其中，sog是旋涂玻璃，第2开口与第1开口相比开口面积大，在剖视观察时，在将第1开口的宽度即第1开口宽度设为w1，将第2开口的宽度即第2开口宽度设为w2，将从半导体衬底的表面到第2开口处的第3层间绝缘膜的表面为止的高度的最小值设为h1，以及将从半导体衬底的表面到第2开口的端部即第2开口端处的第3层间绝缘膜的表面为止的高度设为h2时，满足(h2-h1)/((w2-w1)/2)≤3.6，因此能够缓和台阶。

另外，半导体装置具备：半导体衬底；第1层间绝缘膜，其形成于半导体衬底之上，具有露出半导体衬底的第1开口；第1配线层，其从第1开口内的半导体衬底之上形成至第1层间绝缘膜之上；第2层间绝缘膜，其形成于第1配线层之上的一部分以及第1层间绝缘膜之上，具有俯视观察时与第1开口重叠且露出第1配线层的第2开口；第2配线层，其从第2开口内的第1配线层之上形成至第2层间绝缘膜之上；第3层间绝缘膜，其形成于第2配线层之上以及第2层间绝缘膜之上；以及sog膜，其位于第3层间绝缘膜内，以俯视观察时与第1开口重叠的方式形成，其中，sog是旋涂玻璃，第2开口与第1开口相比开口面积大，在剖视观察时，在将第2开口的宽度即第2开口宽度设为w2时，满足w2≤1μm，因此能够缓和台阶。

另外，半导体装置的制造方法具备如下工序：(a)准备半导体衬底；(b)在半导体衬底之上，形成具有露出半导体衬底的第1开口的第1层间绝缘膜；(c)从第1开口内的半导体衬底之上至第1层间绝缘膜之上形成第1配线层；(d)形成第2层间绝缘膜，该第2层间绝缘膜将第1配线层之上的一部分以及第1层间绝缘膜之上覆盖，该第2层间绝缘膜具有俯视观察时与第1开口重叠且露出第1配线层的第2开口；(e)从第2开口内的第1配线层之上至第2层间绝缘膜之上形成第2配线层；(f)在第2配线层之上以及第2层间绝缘膜之上形成第3层间绝缘膜；以及(g)在第3层间绝缘膜内，以俯视观察时与第1开口重叠的方式形成sog膜，其中，sog是旋涂玻璃，第2开口与第1开口相比开口面积大，在剖视观察时，在将第1开口的宽度即第1开口宽度设为w1，将第2开口的宽度即第2开口宽度设为w2，将从半导体衬底的表面到第2开口处的第3层间绝缘膜的表面为止的高度的最小值设为h1，以及将从半导体衬底的表面到第2开口的端部即第2开口端处的第3层间绝缘膜的表面为止的高度设为h2时，满足(h2-h1)/((w2-w1)/2)≤3.6，因此能够缓和台阶。

另外，半导体装置的制造方法具备如下工序：(a)准备半导体衬底；(b)在半导体衬底之上，形成具有露出半导体衬底的第1开口的第1层间绝缘膜；(c)从第1开口内的半导体衬底之上至第1层间绝缘膜之上形成第1配线层；(d)在第1配线层之上的一部分以及第1层间绝缘膜之上形成第2层间绝缘膜，该第2层间绝缘膜具有俯视观察时与第1开口重叠且露出第1配线层的第2开口；(e)从第2开口内的第1配线层之上至第2层间绝缘膜之上形成第2配线层；(f)在第2配线层之上以及第2层间绝缘膜之上形成第3层间绝缘膜；以及(g)在第3层间绝缘膜内，以俯视观察时与第1开口重叠的方式形成sog膜，其中，sog是旋涂玻璃，第2开口与第1开口相比开口面积大，在剖视观察时，在将第2开口的宽度即第2开口宽度设为w2时，满足w2≤1μm，因此能够缓和台阶。

附图说明

图1是表示本发明的实施方式1涉及的半导体装置的结构的一个例子的剖面图。

图2是表示本发明的实施方式1涉及的半导体装置的第3配线层残留发生率的图。

图3是表示本发明的实施方式2涉及的半导体装置的结构的一个例子的剖面图。

图4是表示本发明的实施方式2涉及的半导体装置的第3配线层残留发生率的图。

图5是表示前提技术涉及的半导体装置的结构的一个例子的剖面图。

图6是表示前提技术涉及的半导体装置的结构的一个例子的俯视图。

图7是表示硅晶片的图。

图8是表示前提技术涉及的半导体装置的结构的一个例子的剖面图。

图9是表示前提技术涉及的半导体装置的结构的一个例子的俯视图。

标号的说明

1半导体衬底，2第1配线层，3第2配线层，4第3配线层，5第1层间绝缘膜，6第2层间绝缘膜，7第3层间绝缘膜，8sog膜，9第1开口，10第2开口，11第1开口端，12第2开口端，13区域，14硅晶片，15芯片，16区域。

具体实施方式

下面，基于附图，对本发明的实施方式进行说明。

＜前提技术＞

首先，对成为本发明的前提的技术即前提技术进行说明。

图5是表示前提技术涉及的半导体装置的结构的一个例子的剖面图。

第1层间绝缘膜5形成于半导体衬底1之上，具有露出该半导体衬底1的第1开口9。第1配线层2从第1开口9内的半导体衬底1之上形成至第1层间绝缘膜5之上。另外，在除了第1开口9以外的第1层间绝缘膜5之上也形成有第1配线层2。

第2层间绝缘膜6形成于第1配线层2之上的一部分以及第1层间绝缘膜5之上，具有俯视观察时与第1开口9重叠且露出第1配线层2的第2开口10。另外，第2层间绝缘膜6以将在除了第1开口9以外的第1层间绝缘膜5之上形成的第1配线层2覆盖的方式形成。这里，第2开口10与第1开口9相比开口面积大。

第2配线层3从第2开口10内的第1配线层2之上形成至第2层间绝缘膜6之上。另外，在除了第2开口10以外的第2层间绝缘膜6之上也形成有第2配线层3。第3层间绝缘膜7以将第2配线层3以及第2层间绝缘膜6覆盖的方式形成。

sog膜8位于第3层间绝缘膜7内，以在俯视观察时与第1开口9重叠的方式形成。第3配线层4形成于第3层间绝缘膜7之上。区域13是在俯视观察时，在除了第1开口9以外的第1层间绝缘膜5之上形成的第1配线层2与在除了第2开口10以外的第2层间绝缘膜6之上形成的第2配线层3重叠的区域。

如上所述，sog膜8具有粘性，主要用于缓和在配线之上形成的层间绝缘膜的台阶，或者用于向形成于配线间的槽填埋sog膜8而缓和配线间的台阶。sog膜8是以下述方式形成的，即，在一边使晶片旋转一边向该晶片的中央涂敷sog之后，为了对sog膜8的膜厚进行调整而在晶片面内使膜厚均匀，进一步使晶片旋转。特别地，填埋至在配线间形成的槽的sog膜8的量越多，对配线间的台阶的缓和越有效。

图6是表示前提技术涉及的半导体装置的结构的一个例子的俯视图，示出配线图案的布局。此外，图6的a1-a2剖面相当于图5所示的半导体装置的剖面图。

在图6中，在区域13以及俯视观察时第1开口9和第2开口10重叠的区域的每一者，台阶变大。这里，将俯视观察时第1开口9和第2开口10重叠的区域称为堆叠区域。

就图6所示的配线图案的布局而言，在形成第1配线层2以及第2配线层3之后形成sog膜8时，在晶片的中央涂敷的sog由于晶片的旋转所产生的离心力而朝向晶片的外周部移动。但是，区域13的台阶大，因此sog的扩展受到该区域13抑制，sog难以相比于区域13朝向外周部扩展。

图7是表示硅晶片14的图。硅晶片14具有半导体衬底1，在半导体衬底1之上形成有多个芯片15。

例如，在图6所示的配线图案形成于图7的区域16的情况下，与堆叠区域相比区域13更接近硅晶片14的中央，因此sog的扩展受到区域13的台阶抑制，无法将sog充分地填埋至堆叠区域。因此，不能通过sog而充分地缓和台阶。在这种状态下，如果在形成了第3配线层4之后对该第3配线层4进行蚀刻，则如与图5、6相对应的图8、9所示的那样，附着在台阶侧壁的反应生成物妨碍蚀刻而导致第3配线层4残留下来。在蚀刻之后残留的第3配线层4成为生产线的污染源、配线间短路的要因或者芯片的外观不良的要因，成为问题。为了不产生这样的问题，缓和台阶是重要的。

本发明的实施方式能够缓和台阶，下面详细进行说明。

＜实施方式1＞

图1是表示本发明的实施方式1涉及的半导体装置的结构的一个例子的剖面图。此外，图1所示的剖面图相当于图9的a1-a2剖面的一部分。

第1层间绝缘膜5形成于半导体衬底1之上，具有露出该半导体衬底1的第1开口9。剖视观察时的第1开口9的宽度相当于第1开口端11之间的距离，由第1开口宽度w1表示。第1配线层2从第1开口9内的半导体衬底1之上形成至第1层间绝缘膜5之上。

第2层间绝缘膜6形成于第1配线层2之上的一部分以及第1层间绝缘膜5之上，具有俯视观察时与第1开口9重叠且露出第1配线层2的第2开口10。剖视观察时的第2开口10的宽度相当于第2开口端12之间的距离，由第2开口宽度w2表示。这里，第2开口10与第1开口9相比开口面积大。即，第2开口宽度w2比第1开口宽度w1大。

第2配线层3从第2开口10内的第1配线层2之上形成至第2层间绝缘膜6之上。第3层间绝缘膜7以将第2配线层3以及第2层间绝缘膜6覆盖的方式形成。sog膜8位于第3层间绝缘膜7内，以俯视观察时与第1开口9重叠的方式形成。第3配线层4形成于第3层间绝缘膜7之上。

另外，高度h1示出在剖视观察时，从第2开口10即第2开口宽度w2处的半导体衬底1的表面到第3层间绝缘膜7的表面为止的高度的最小值。高度h2示出在剖视观察时，从第2开口端12处的半导体衬底1的表面到第3层间绝缘膜7的表面为止的高度。本实施方式1涉及的半导体装置构成为第1开口宽度w1、第2开口宽度w2、高度h1以及高度h2满足下述的式(1)。

(h2-h1)/((w2-w1)/2)≤3.6···(1)

上述的式(1)，换言之，是(h2-h1)/w3≤3.6。这里，w3是第1开口端11与第2开口端12之间的间隔。

图2是表示本实施方式1涉及的半导体装置的第3配线层残留发生率的图。具体地说，图2是表示将通过(h2-h1)/w3而求出的值进行改变时的第3配线层发生率的实验数据。第3配线层发生率示出第3配线层4未被蚀刻而残留下来的概率。图中的1个黑点是对通过(h2-h1)/w3而求出的1个值制作4个样本，根据该制作的4个样本求出第3配线层发生率的结果。

如图2所示可知，在(h2-h1)/w3≤3.6，即满足上述的式(1)时，在蚀刻之后第3配线层4不残留。

综上所述，根据本实施方式1，通过以满足上述的式(1)的方式构成半导体装置，从而在形成包含sog膜8的第3层间绝缘膜7之后所形成的第3配线层4的剖视观察时的宽度变宽，堆叠区域的台阶得到缓和。因此，能够抑制在对第3配线层4进行蚀刻时反应生成物附着于第3层间绝缘膜7的侧壁，防止在蚀刻之后第3配线层4残留下来。另外，能够防止在蚀刻之后残留的第3配线层4成为生产线的污染源、配线间短路的要因或者芯片的外观不良的要因。

＜实施方式2＞

图3是表示本发明的实施方式2涉及的半导体装置的结构的一个例子的剖面图。此外，图3所示的剖面图相当于图9的a1-a2剖面的一部分。

就本实施方式2涉及的半导体装置而言，其特征在于第2开口宽度w2小于或等于1μm。即，本实施方式2涉及的半导体装置构成为第2开口宽度w2满足下述的式(2)。

w2≤1μm···(2)

其它的结构与实施方式1相同，因此，这里省略详细说明。

图4是表示本实施方式2涉及的半导体装置的第3配线层残留发生率的图。具体地说，图4是表示改变w2的值时的第3配线层发生率的实验数据。图中的1个黑点是针对1个w2的值而制作120个样本，根据该制作的120个样本求出第3配线层发生率的结果。

如图4所示可知，在第2开口宽度w2小于或等于1μm，即满足上述的式(2)时，在蚀刻之后第3配线层4不残留。

综上所述，根据本实施方式2，与实施方式1相比较，填埋至堆叠区域的sog的量不变，但将第2开口宽度w2缩窄，因此剖视观察时的sog膜的厚度变厚，堆叠区域的台阶得到缓和。因此，能够抑制在对第3配线层4进行蚀刻时反应生成物附着于第3层间绝缘膜7的侧壁，防止在蚀刻之后第3配线层4残留下来。另外，能够防止在蚀刻之后残留的第3配线层4成为生产线的污染源、配线间短路的要因或者芯片的外观不良的要因。

此外，本发明能够在本发明的范围内对各实施方式自由地进行组合，对各实施方式适当地进行变形、省略。