半导体装置封装及其制造方法与流程

本发明大体来说涉及半导体装置封装及其制造方法。更特定来说，本发明涉及包含导电柱结构的半导体装置封装及其制造方法。

背景技术：

在用以形成半导体装置封装的连接结构(例如扇出结构)的一些现有工艺中，将电路层放置在载体上，其中在所述电路层的一侧(例如，芯片侧)上具有细间距导电迹线(例如，等于或小于7微米(μm)/7μm的线间距(l/s)，且然后在所述电路层的另一侧(例如，球形侧)上形成粗间距导电迹线。然而，由于未对准(x方向与y方向)及水平误差(z方向)，导电迹线将不会精确地形成在电路层上，此将导致电气问题(例如，短路或开路)。

在形成连接结构的其它现有工艺中，粗间距导电迹线可形成在电路层的球形侧上，然后细间距导电迹线形成在电路层的芯片侧上。然而，由于翘曲问题，难以在电路层的芯片侧上形成导电迹线。

技术实现要素：

在一或多个实施例中，半导体装置封装包含第一电介质层、第一导电层、电子组件、第二电介质层、第二导电层及封装主体。第一电介质层具有顶表面、与顶表面相对的底表面及在顶表面与底表面之间延伸的侧向表面。第一导电层安置在第一电介质层的顶表面上。电子组件安置在第一电介质层的顶表面上。第二电介质层覆盖第一电介质层的底表面及侧向表面的第一部分，且暴露第一电介质层的侧向表面的第二部分。第二导电层安置在第二电介质层的底表面上且电连接到第一导电层。封装主体覆盖电子组件、第二电介质层的顶表面及第一电介质层的侧向表面的第二部分。

在一或多个实施例中，半导体装置封装包含第一电路层、第二电路层、电子组件及封装主体。第一电路层具有第一电介质层及第一导电层。第二电路层具有覆盖第一电介质层的至少一部分的第二电介质层及电连接到第一导电层的第二导电层。电子组件安置在第一电路层上。封装主体覆盖电子组件、第一电路层及第二电路层。第一电介质及第二电介质满足以下不等式：0<|a-b|≦1μm，其中a为第一电介质层的侧向表面与第二电介质层的侧向表面之间的最大距离且b为第一电介质层的侧向表面与第二电介质层的侧向表面之间的最小距离。

在一或多个实施例中，一种用于制造半导体装置封装的方法包含：(a)提供第一载体；(b)在第一载体上安置光敏材料；(c)曝光并显影光敏材料并移除光敏材料的部分以形成第一电路层，第一电路层界定凹槽；(d)在第一电路层上及凹槽内形成电介质层；(e)在电介质层上形成第二电路层并电连接到第一电路层。

附图说明

当与附图一起阅读时可自以下详述描述最佳理解本发明的方面。应注意，各种特征可能未按比例绘制，且各种特征的尺寸可出于论述的清楚起见而任意增大或减小。

图1a说明根据本发明的一些实施例的半导体装置封装的横截面图。

图1b说明根据本发明的一些实施例的图1a中的半导体装置封装的俯视图。

图2a说明根据本发明的一些实施例的半导体装置封装的横截面图。

图2b说明根据本发明的一些实施例的半导体装置封装的横截面图。

图2c说明根据本发明的一些实施例的半导体装置封装的横截面图。

图3a、图3b、图3c、图3d、图3e、图3f、图3g、图3g'、图3g"、图3h及图3i说明根据本发明的一些实施例的制造半导体装置封装的方法。

图4a、图4b、图4c、图4d及图4e说明根据本发明的一些实施例的制造半导体装置封装的方法。

图5a说明根据本发明的一些实施例的各种类型的半导体装置封装；及

图5b说明根据本发明的一些实施例的各种类型的半导体装置封装。

贯穿图式及详细描述使用共同参考标号指示相同或类似元件。本发明从结合附图进行的以下详细描述将更显而易见。

具体实施方式

图1a说明根据本发明之一些实施例之半导体装置封装1之剖面图。半导体装置封装1包含电介质层10及11、电子组件12、封装主体13及电触点14。

电介质层10具有表面101(也被称作为“顶表面”)、与表面101相对的表面102(也被称作为“底表面”)及在表面101与表面102之间延伸的表面103(也被称作为“侧向表面”)。一或多个导电层10r1安置在电介质层10的表面101上。一或多个导电层10r2安置在电介质层10的表面102上。在一些实施例中，导电通孔10v穿透电介质层10以提供电介质层10的表面101与电介质层10的表面102之间的电连接。例如，导电通孔10v可将导电层10r1电连接到导电层10r2。在一些实施例中，导电通孔10v在从表面101朝向表面102的方向上(或在远离电子组件12的方向上)渐缩。在一些实施例中，导电层10r1包含多个导电迹线，且导电迹线的线间距(l/s)等于或小于2微米(μm)/2μm。在一些实施例中，导电层10r2包含多个导电迹线，且导电迹线的l/s等于或大于5μm/5μm。在一些实施例中，电介质层10的厚度在约5μm到约10μm范围中。在一些实施例中，电介质层10及导电层10r1以及导电通孔10v可统称为电路层。

电介质层11覆盖电介质层10的表面102及电介质层10的表面103的部分。例如，电介质层11可覆盖电介质层10的表面103的第一部分且暴露电介质层10的表面103的第二部分。例如，电介质层11的表面111(也被称作为“顶表面”)与电介质层10的表面101不共面。例如，电介质层11的表面111及电介质层10的表面101是不连续的。一或多个导电层11r安置在电介质层11的表面112(也被称作为“底表面”)上。在一些实施例中，导电通孔11v穿透电介质层11以将导电层11r电连接到导电层10r2。在一些实施例中，导电通孔11v在从表面112朝向表面111的方向上(或在电子组件12的方向上)渐缩。在一些实施例中，电介质层11的厚度在约10μm到约30μm范围中。在一些实施例中，电介质层11及导电层11r以及导电通孔11v可统称为电路层。在一些实施例中，半导体装置封装1可包含任何数目个电路层。例如，半导体装置封装1可包含n个电路层，其中n为大于1的整数。

在一些实施例中，导电层10r1、10r2或11r由金(au)、银(ag)、铜(cu)、铂(pt)、钯(pd)、其它金属或合金，或其中两个或多于两个的组合形成或包括金(au)、银(ag)、铜(cu)、铂(pt)、钯(pd)、其它金属或合金，或其中两个或多于两个的组合。在一些实施例中，电介质层10或电介质层11可包含模塑料、预浸渍复合纤维(例如，预浸材料)、硼磷硅酸盐玻璃(bpsg)、氧化硅、氮化硅、氧氮化硅、无掺杂硅酸盐玻璃(usg)、玻璃、陶瓷、其中两者或多于两者的任何组合，等等。模塑料的实例可包含(但不限于)环氧树脂(包含分散其中的填料)。预浸材料的实例可包含(但不限于)通过堆叠或层压多个预浸渍材料/片料所形成的多层结构。在一些实施例中，电介质层10及电介质层11包含相同材料。替代地，电介质层10及电介质层11可包含不同材料。在一些实施例中，电介质层10包含光敏材料。在一些实施例中，导电层10r1可通过光刻技术形成。

电子组件12安置在电介质层10的表面101上，且通过导电触点12c(例如，微凸块)电连接到电介质层10的表面101上的导电层(或导电垫)10r1。在一些实施例中，芯片背侧层(未展示)可安置在背侧表面122上。在一些实施例中，芯片背侧层可包含cu、ni、ti、w或pt，其它金属或合金，或其中两个或多于两个的组合。在其它实施例中，芯片背侧层可包含pi、abf、环氧树脂、cpd或焊接掩模。电子组件12可包含芯片或裸片，包含半导体衬底、一或多个集成电路装置及/或安置在其中的一或多个上覆互连结构。集成电路装置可包含例如晶体管的有源装置及/或例如电阻器、电容器、电感器或其中两个或多于两个的组合的无源装置。在一些实施例中，取决于设计规范，可在电介质层10的表面101上安置有任何数目个电子组件。

封装主体13安置在电介质层10及电介质层11上。封装主体13覆盖表面101、从电介质层11暴露的电介质层10的表面103的部分(例如，第二部分)，电介质层11的表面111及电子组件12。例如，封装主体13与电介质层11之间的接口位于电介质层10的表面103上或与其相邻，这将避免接口处的破裂或分层。在一些实施例中，封装主体13的表面131与电子组件12的后侧表面122基本上共面。例如，电子组件12的后侧表面122从封装主体13暴露。替代地，封装主体13可覆盖电子组件12的后侧表面122。在一些实施例中，封装主体13的表面133基本上与电介质层11的表面113共面。在一些实施例中，封装主体13包含例如有机材料(例如，模塑料、双马来酰亚胺三嗪(bt)、pi、聚苯并恶唑(pbo)、阻焊剂、abf、聚丙烯(pp)、环氧基材料，或其中的两者或多于两者的组合)，无机材料(例如，硅、玻璃、陶瓷、石英，或其中的两者或多于两者的组合)，液膜材料或干膜材料，或其中的两者或多于两者的组合。在一些实施例中，封装主体13可为施涂凝胶。在一些实施例中，焊料层13的厚度在从约100μm到约350μm范围中。

电触点14安置在电介质层11的表面112上且电连接到导电层11r或导电通孔11v。在一些实施例中，电触点14为受控塌陷芯片连接(c4)、球形栅格阵列(bga)、接点栅格阵列(landgridarray，lga)或凸块。在一些实施例中，电触点14可用于扇入结构、扇出结构或扇入与扇出结构的组合。在一些实施例中，电触点14的直径为从约0.2毫米(mm)到约0.3mm的范围中。

图1b说明根据本发明的一些实施例的半导体装置封装1的俯视图。在一些实施例中，由于光刻技术的工艺限制，电介质层10的侧向表面(例如，表面103)可不平行于电介质层11的侧向表面(例如，表面113)。例如，电介质层10的表面103与电介质层11的表面113之间的距离可以变化。在一些实施例中，电介质层10的表面103与电介质层11的表面113之间的距离满足以下不等式：

0<|d11-d12|≦1μm，

其中d11为电介质层10的表面103与电介质层11的表面113之间的最大距离且d12为电介质层10的表面103与电介质层11的表面113之间的最小距离。

在用于形成半导体装置封装的连接结构(例如扇出结构)的一些现有工艺中，将电路层放置在载体上，其中在所述电路层的一侧(例如，芯片侧)上具有细间距导电迹线(例如，等于或小于7微米(μm)/7μm的线间距(l/s)，且然后在所述电路层的另一侧(例如，球形侧)上形成粗间距导电迹线。然而，由于接合器(或接合机)的准确度的限制，x方向及/或y方向上的未对准将大于2μm，这将导致导电线的电气问题(例如，短路或开路)，尤其当导电迹线的间距按比例缩小(例如，l/s等于或小于7μm/7μm)。根据图1a及图1b中的实施例，由于导电迹线(例如，导电层10r1)是通过光刻技术形成，因此x方向及/或y方向上的最大未对准等于或小于1μm，其将促进西间距导电迹线的形成。

图2a说明根据本发明的一些实施例的半导体装置封装2a的横截面图。半导体装置封装2a类似于图1a中的半导体装置封装1，除了半导体装置封装2a进一步包含在电子组件12与介电层10及11之间的底部填充料23。在一些实施例中，底部填充料23包含环氧树脂、模塑料(例如，环氧模塑料或其它模塑料)、聚酰亚胺、酚类化合物或材料、包含分散于其中的硅酮的材料，或其中两者或多于两者的组合。在一些实施例中，取决于不同实施例的规格，底部填充料23可为毛细底部填充料(cuf)、成型底部填充料(muf)或施涂凝胶。

图2b说明根据本发明的一些实施例的半导体装置封装2b的横截面图。半导体装置封装2b类似于图1a中的半导体装置封装1，除了在图2b中，电子组件12的背侧表面122通过粘合剂层12h(例如，胶或胶带)附接到电介质层10，而电子组件12的粘合剂表面12h通过接合线12w电连接到导电迹线或导电通孔10v。

图2b说明根据本发明的一些实施例的半导体装置封装2c的横截面图。半导体装置封装2c类似于图1a中的半导体装置封装1，除了半导体装置封装2c进一步包含安置电介质层11的表面112上且电连接到电介质层11的表面上的导电迹线的电子组件22。在一些实施例中，半导体装置封装2c可进一步包括在电子组件22与电介质层11之间的底部填充物22u。

图4e说明根据本发明的一些实施例的包含半导体装置封装4的多个半导体装置封装的横截面图。半导体装置封装4包含电路层40、电子组件42及封装主体43。

电路层40可包含用于提供电连接的导电层40r1、40r2及41r，及覆盖导电层40r1、40r2及41r的部分的电介质层40d及41d。在一些实施例中，电介质层40d及/或电介质层41d包含光敏材料。在一些实施例中，电介质层40d的顶表面40d1低于电介质层41d的顶表面41d1。例如，电介质层40d的顶表面40d1凹入至电介质层41d的顶表面41d1中。

电子组件42安置在电路层40上且与从电介质层40d暴露的导电层40r1的部分接触。例如，电子组件42安置在由电介质层40d及电介质层41d界定的凹部内。封装主体43安置在电介质层40d及41d上以覆盖导电层40r1及电子组件42。

图3a、3b、3c、3d、3e、3f、3g、3h及3i为根据本发明的一些实施例的在各种阶段处制作的半导体结构的横截面视图。各种图已经简化以更佳地理解本发明的方面。

参考图3a，提供载体39且将粘合剂层(或隔离膜)39h安置在载体39上。然后在粘合剂层39h上形成多个单独的晶种层30s及金属层30m。在一些实施例中，可通过以下操作形成晶种层30s及金属层30m：(i)通过例如物理气相沉积(pvd)将晶种层及金属层安置在粘合剂层39h上；(ii)通过例如涂覆工艺在金属层上安置光致抗蚀剂(例如，掩模)；(iii)执行曝光、显影及蚀刻工艺，将晶种层及金属层分成几个单独的晶种层30s及金属层30m。在一些实施例中，金属层30m及晶种层30s可包含ti、cu或合金。然后通过例如涂覆工艺将电介质层30(或钝化层)安置在金属层30m上。在一些实施例中，电介质层30可具有与图1中的电介质层10的特性相同或相似的特性。

参考图3b，在电介质层30上形成导电层30r1，且导电通孔30v经形成以穿过电介质层30以电连接到金属层30m。在一些实施例中，经图案化导电层30r1及导电通孔30v可通过光刻工艺形成。例如，经图案化导电层30r1及导电通孔30v可通过以下操作形成：(i)执行显影工艺以在电介质层30上形成一或多个开口；(ii)通过例如pvd在电介质层30上及开口内形成金属层(或多个金属层)；(iii)通过例如涂覆在金属层上安置光致抗蚀剂(例如，掩模)；及(iv)执行曝光、显影及蚀刻工艺以在光致抗蚀剂上形成多个开口以暴露金属层的部分；(v)通过例如电镀工艺用金属填充开口；以及(vi)移除光致抗蚀剂。在一些实施例中，可将电介质层30的部分移除以形成多个互连结构300。

参考图3c，将载体39及粘合剂层39h从互连结构300移除。然后，将互连结构300附接到另一载体39'，载体39'上具有粘合剂层39h'。在一些实施例中，粘合剂层39h'由软粘合剂材料(例如，胶)形成或包括软粘合剂材料(例如，胶)，且导电层30r1可浸入粘合剂层39h'中。例如，导电层30r1嵌入于粘合剂层39h'内。例如，导电层30r1可与载体39'的表面391基本上共面。在一些实施例中，粘合剂层39h'安置在两个相邻互连结构300之间的间隙之间。在其它实施例中，粘合剂层39h'可包含硬粘合剂材料，且导电层30r1可与粘合剂层39h'的表面基本上共面。在此实施例中，光致抗蚀剂可安置在两个相邻互连结构300之间的间隙内。

参考图3d，在电介质层30的表面302上形成导电层30r2。在一些实施例中，导电层30r2电连接到导电通孔30v。电介质层31安置在电介质层30上，以通过例如层压覆盖导电层30r2。在一些实施例中，电介质层31也安置在两个相邻互连结构300之间的间隙之间并与粘合剂层39h'接触。在一些实施例中，电介质层31可具有与图1a中的电介质层11的特性相同或相似的特性。在一些实施例中，导电层30r2可通过以下操作来形成：(i)通过例如蚀刻工艺移除晶种层30s以暴露金属层30m；(ii)通过例如涂覆在金属层30m上安置光致抗蚀剂(例如，掩模)；及(iv)执行曝光、显影及蚀刻工艺，在光致抗蚀剂上形成多个开口以暴露金属层30m的部分；(v)通过例如蚀刻工艺去除金属层30m的暴露部分；(vi)移除光致抗蚀剂。

参考图3e，一或多个开口31h经形成以穿透电介质层31以通过光刻工艺暴露导电层30r2的部分。晶种层31s及金属层31m形成在电介质层31上且在开口31h内延伸以电连接到导电层30r2。在一些实施例中，晶种层31s及金属层31m可通过pvd形成。

参考，将光致抗蚀剂31pr安置在金属层31m上。在光致抗蚀剂31pr上形成一或多个开口，以通过例如曝光、显影及蚀刻工艺暴露金属层31m的部分。然后通过焊料34'填充开口。在一些实施例中，焊料34'可通过电镀形成。

参考图3g，将载体39'及粘合剂层39h'移除以暴露导电层30r1及导电通孔30v。光致抗蚀剂31pr及焊料34'附接到具有粘合剂层39h"的载体39"。

在一些实施例中，如在图3g'中所展示，在图3f中的操作之后，将载体39'及粘合剂层39h'移除以暴露导电层30r1及导电通孔30v。然后，也将光致抗蚀剂31pr以及被光致抗蚀剂31pr覆盖的金属层31m及晶种层31s的部分移除。在一些实施例中，可将焊料34'移除，如在图3g"中所展示。

参考图3h，在图3g中的操作之后，将电子组件32接合到导电层30r1。封装主体33形成在电介质层30及31上以覆盖导电层30r1、导电通孔30v及电子组件32。在一些实施例中，封装主体33可通过muf工艺形成。然后将载体39"及粘合剂层39h"移除以暴露光致抗蚀剂31pr及焊料34'。

参考图3i，可执行单个化以将包含半导体装置封装3的个别半导体装置封装分开。也就是说，通过封装主体33及电介质层31执行单个化。例如，可通过使用切割锯、激光或其它适当切割技术来执行单个化。在一些实施例中，半导体装置封装3类似于图1a中的半导体装置封装1。

图4a、4b、4c、4d及4e为根据本发明的一些实施例的在各种阶段处制作的半导体结构的横截面视图。各种图已经简化以更佳地理解本发明的方面。

参考图4a，提供载体49，其上具有粘合剂层49h。通过光刻工艺在粘合剂层49h处形成电路层40。电路层40包含晶种层40s、导电层40r1及覆盖晶种层40s及导电层40r的电介质层40d(或钝化层)。在一些实施例中，电介质层40d包含光敏材料。

参考图4b，例如，通过光刻工艺(例如，曝光、显影、蚀刻等)在电介质层40d上形成多个开口40h1及40h2。在一些实施例中，开口40h1经形成以暴露导电层40r1的部分且开口40h2经形成以将如图4a中所展示的电路层40'划分成多个电路层40。如在图4b中所展示，在两个相邻电路层40之间存在间隙。

参考图4c，在电路层40上及开口40h1内形成导电层40r2以电连接到导电层40r1。在粘合剂层49h上形成电介质层(或钝化层)41d，以覆盖电路层40及导电层40r2。在电介质层41d上形成一或多个开口以暴露导电层40r2的部分，且然后在电介质层41d上及开口内形成导电层41r，以电连接到导电层40r2。

参考图4d，使电介质层41d及导电层41r附接到其上具有粘合剂层49h'的载体49'。从电路层40移除载体49及粘合剂层49h。然后将晶种层40s移除以暴露导电层40r1。如在图4d中所展示。导电层40r1与电介质层40d的表面40d1基本上共面。在一些实施例中，电介质层40d的表面40d1从电介质层40d凹入。例如，电介质层40d的表面40d1低于电介质层41d的表面41d1。

参考图4e，将电子组件42接合到导电层40r1。封装主体43形成在电介质层40d及41d上，以覆盖导电层40r1及电子组件42。然后将载体49'及粘合剂层49h'移除。可执行单个化以将包含半导体装置封装4的个别半导体装置封装分开。也就是说，通过封装主体43及电介质层41d执行单个化。例如，可通过使用切割锯、激光或其它适当切割技术来执行单个化。

图5a及5b说明根据本发明的一些实施例的不同类型的半导体装置封装。

如在图5a中所展示，将多个芯片50及/或裸片安置在正方形载体51上。在一些实施例中，芯片50中的至少一个可包含半导体装置封装1、2a、2b、2c或4，如在图1a、2a、2b、2c或4e中所展示。在一些实施例中，载体51可包含有机材料(例如，模塑料、bt、pi、pbo、阻焊剂、abf、pp、环氧基材料，或其中的两者或多于两者的组合)或无机材料(例如，硅、玻璃、陶瓷、石英，或其中的两者或多于两者的组合)。

如在图5b中所展示，将多个芯片50及/或裸片安置在圆形载体52上。在一些实施例中，芯片50中的至少一个可包含半导体装置封装1、2a、2b、2c或4，如在图1a、2a、2b、2c或4e中所展示。在一些实施例中，载体52可包含有机材料(例如，模塑料、bt、pi、pbo、阻焊剂、abf、pp、环氧基材料，或其中的两者或多于两者的组合)或无机材料(例如，硅、玻璃、陶瓷、石英，或其中的两者或多于两者的组合)。

如本文中所使用，术语“大约”、“基本上”、“基本”、及“约”被用于描述及考虑小变化。在结合事件或情形使用时，所述术语可是指其中确切地发生事件或情形的例项以及其中近似地发生事件或情形的例项。举例来说，当结合数值使用时，所述术语可是指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％)，那么所述值可被认为“基本上”或“约”相同。举例来说，“基本上”平行可能是指小于或等于±10°的相对于0°的角度变化范围，诸如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。举例来说，“基本上”垂直可能是指小于或等于±10°的相对于90°的角度变化范围，诸如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。

如果两个表面之间的位移不大于5μm，不大于2μm，不大于1μm，或不大于0.5μm，那么两个表面可被认为共面或基本上共面。

如本文中所使用，术语“导电”、“导电”及“导电率”是指传输电流的能力。导电材料通常指示展现对电流流动的极少或零对抗的那些材料。导电率的一个度量为西门子/米(s/m)。通常，导电材料为具有大于大约10⁴s/m的导电率的材料，例如至少10⁵s/m或至少10⁶s/m。材料的导电率有时可随温度变化。除非另有规定，否则材料的导电率是在室温下进行测量。

如本文中所使用，除非上下文另有明确指示，否则单数术语“一(a)”、“一(an)”和“所述”可包含复数对象。在一些实施例的描述中，提供在另一组件的“上”或“上方”的组件可囊括其中后一组件直接在前一组件上(例如，物理接触)的状况，以及其中一或多个介入组件可位于前一组件与后一组件之间的状况。

虽然已参考本发明的特定实施例描述并说明本发明，但这些描述及说明并不限制本发明。熟习此项技术者可清楚地理解，在不背离如随附申请专利范围所界定之本发明之真实精神及范畴的情况下，可做出各种改变且可在实施例内替代等效组件。说明可不必按比例绘制。由于制造过程中的变量等等，因此本发明中的精巧呈现与实际设备之间可存在差异。可存在本发明的未具体说明的其它实施例。说明书及图式应视为说明性而非限制性。可进行修改以使特定情况、材料、物质组合物、方法或过程适应本发明的目的、精神及范围。所有此些修改意欲属于随附的权利要求书的范围内。虽然已参考以特定次序执行的特定操作来描述本文中所揭示的方法，但可理解，可在不背离本发明的教示的情况下将这些操作组合、细分或重新排序以形成等效方法。因此，除非本文中特别指明，否则操作的次序及分组并非对本发明的限制。