功率MOS器件及其制造方法与流程

本发明涉及半导体技术领域，尤其涉及一种功率mos器件及其制造方法。

背景技术：

功率mos器件与普通mos器件相比，增加了低掺杂的漂移区，让电压的一部分降落在漂移区上，可以提高器件抵抗沟道传统击穿、栅氧化层击穿、结击穿的能力，因而具有更佳的耐高压性能，在中高压以及高压领域应用广泛。

理想的功率mos器件应具有较低的导通电阻和较高的击穿电压，其中导通电阻不仅与漂移区有关，还与半导体衬底的电阻有关，现有功率mos器件在制作时，将半导体衬底减薄以降低电阻，并以减薄后的半导体衬底作为器件的漏区，在漏区的背面形成背面金属层作为漏极。但是，半导体衬底的减薄幅度过大会影响器件的可靠性，通常需至少保留六十微米以上的衬底厚度，这使得半导体衬底的电阻在导通电阻的构成中仍然占据较大比例，并使得功率mos器件的导通电阻仍然较大，而阻碍了器件性能的提高。

技术实现要素：

为了降低功率mos器件的导通电阻以提高器件的性能，本发明提供了一种功率mos器件及其制造方法。

根据本发明的一方面，提供一种功率mos器件，所述功率mos器件包括半导体衬底，所述半导体衬底具有相对的第一表面和第二表面，所述第一表面具有外延层，所述外延层包括漂移区以及位于所述漂移区上的阱区和源区，所述第二表面具有漏极金属层，所述半导体衬底中设置有导电插塞，所述导电插塞的电阻率小于周围所述半导体衬底的电阻率。

可选的，所述漏极金属层与所述导电插塞电接触。

可选的，所述导电插塞沿厚度方向贯穿所述半导体或不贯穿所述半导体衬底。

可选的，所述半导体衬底为掺杂或者非掺杂的硅衬底。

可选的，所述半导体衬底中设置有至少两个所述导电插塞。

可选的，所述导电插塞的材料包括单质金属、合金、导电氧化物、金属硅化物、金属氮化物中的至少一种。

可选的，所述功率mos器件为沟槽mos器件，所述沟槽mos器件具有位于所述外延层中的沟槽以及位于所述沟槽内的栅极结构。

可选的，位于所述沟槽内的栅极结构包括：位于所述沟槽内底部的屏蔽电极和位于所述屏蔽电极上方的栅极，所述屏蔽电极和所述外延层之间设置有底部氧化层，所述屏蔽电极和所述栅极之间设置有极间氧化层，所述栅极和所述外延层之间设置有栅极氧化层，所述栅极的深度大于所述阱区的深度。

可选的，所述沟槽mos器件为n型器件，所述外延层具有n型轻掺杂，所述阱区为p阱，所述源区具有n型重掺杂。

根据本发明的另一方面，提供一种上述功率mos器件的制造方法，所述制造方法包括以下步骤：

提供半导体衬底，所述半导体衬底具有相对的第一表面和第二表面，所述第一表面为设置所述外延层的一侧；

在所述半导体衬底的第二表面打孔，并在所形成的孔中填充导电材料，以形成导电插塞，所述导电插塞的电阻率小于周围所述半导体衬底的电阻率；以及，

在所述第二表面形成漏极金属层。

可选的，所述漏极金属层从所述第二表面一侧覆盖所述导电插塞。

可选的，在所述半导体衬底的第二表面打孔之前，还包括：

从所述第二表面一侧减薄所述半导体衬底至设定厚度。

本发明提供的功率mos器件包括半导体衬底，所述半导体衬底的第一表面具有外延层，外延层中包括有漂移区以及位于所述漂移区上的阱区和源区，所述所述半导体衬底的第二表面具有漏极金属层，所述半导体衬底中设置有导电插塞，所述导电插塞的电阻率小于周围所述半导体衬底的电阻率。通过设置导电插塞，不需要将半导体衬底过于减薄即可达到降低导通电阻的效果，有助于在降低功率mos器件的导通电阻的同时提高器件可靠性。

本发明提供的功率mos器件的制造方法，其中，利用打孔工艺和填孔工艺从第二表面一侧在半导体衬底中形成了上述导电插塞，并在第二表面形成漏极金属层，形成所述导电插塞的过程不影响功率mos器件在半导体衬底的第一表面一侧的工艺，可操作性强，且不需要将半导体衬底过于减薄即可达到降低衬底电阻的效果，有助于在降低器件的导通电阻的同时提高器件可靠性，从而有利于提高功率mos器件的综合性能。

附图说明

图1是本发明一实施例的功率mos器件的导通电阻的简化模型。

图2是本发明一实施例的功率mos器件的结构示意图。

图3是本发明另一实施例在半导体衬底中设置的导电插塞的位置示意图。

附图标记说明：

100-半导体衬底；100a-第一表面；100b-第二表面；200-屏蔽电极连接区；300-栅极连接区；

110-外延层；120-阱区；130-源区；140-层间介质层；151-屏蔽电极；152-栅极；153-底部氧化层；154-极间氧化层；155-栅极氧化层；160-漏极金属层；101-沟槽；102-接触孔；103-导电插塞。

具体实施方式

以下结合附图和具体实施例对本发明的功率mos器件及其制造方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，在下文的描述中，给出了诸多具体的细节和数值以便提供对本发明更为彻底的理解，然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施，在其它的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明实施例中的功率mos器件均具有半导体衬底，所述半导体衬底例如是硅半导体衬底或绝缘体上硅(soi)半导体衬底等，半导体衬底的材料还可以包括锗、锗化硅、碳化硅、砷化镓、镓化铟或其他ⅲ、ⅴ族化合物。图1是本发明一实施例的功率mos器件的导通电阻的简化模型。参照图1，功率mos器件的漂移区、阱区和源区位于半导体衬底的一侧，半导体衬底作为漏区，漏极位于半导体衬底的另一侧，另外在阱区和漂移区之间还形成有电荷聚集区(更具体的为在器件导通时于栅极侧面的外延层中形成的表面电荷积累层的区域)，在所述功率mos器件导通时，栅极和源极s(连接源区)之间的电压vgs大于开启电压，漏极d和源极s之间施加电压vds，所形成的漏源电流ids为导通电流，漏源之间的导通电阻rd可以用式(1)表示：

rd＝rs+rch+racc+repi+rsubs(1)

其中，rs为源区电阻，rch为阱区内沟道的电阻，racc为电荷聚集区电阻，repi为漂移区电阻，rsubs为半导体衬底的电阻。

式(1)所示的功率mos器件的导通电阻rd中，rs、rch、racc的占比较小，而占比较大的是repi和rsubs。进一步比较repi和rsubs，由于漂移区的厚度一般在几个微米，而半导体衬底的厚度至少在几十微米，半导体衬底的电阻rsubs在导通电阻rd中的占比更大。为了降低导通电阻rd，降低半导体衬底的电阻rsubs可以起到更显著的效果，但是，半导体衬底的厚度过低会影响功率mos器件的可靠性，通常需要将半导体衬底的厚度维持在60微米以上。

为了降低功率mos器件的导通电阻，同时不影响器件的可靠性以及避免对器件的漂移区、阱区等半导体衬底上的结构造成影响，本发明提出了一种功率mos器件及其制造方法，以下结合具体的实施例进行说明。

图2是本发明一实施例的功率mos器件的结构示意图。参照图2，本实施例的功率mos器件为沟槽mos器件，即器件的栅极设置在半导体衬底上外延层中的沟槽内。具体的，所述功率mos器件为屏蔽栅沟槽(shieldgatetrench，sgt)功率mos器件，屏蔽栅沟槽功率mos器件相比于传统的功率mos器件，栅漏电容减少，导通电阻降低，击穿电压增加，从而具有更低的功耗和开关速度。在另一实施例中，所述功率mos器件还可以是平面型结构，其中器件的栅极位于外延层上，或者，在又一实施例中，所述功率mos器件的栅极虽然设置在外延层中的沟槽内，但未设置屏蔽栅。本发明不限于此，所述功率mos器件的漂移区以及栅极、源极的结构可以按照各种公开结构设置。

参照图2，本实施例中，屏蔽栅沟槽功率mos器件具有半导体衬底100，所述半导体衬底100例如是硅衬底。所述半导体衬底100具有相对的第一表面100a和第二表面100b，在第一表面100a设置有外延层110，外延层110主要用来形成器件的漂移区(可同时参照图1)。所述外延层110具有第一导电类型的轻掺杂，在外延层110的顶部设置有具有第二导电类型轻掺杂的阱区120，阱区120的表面区域设置为具有第一导电类型重掺杂的源区130。外延层110中设置有沟槽101，屏蔽栅沟槽功率mos器件的栅极结构即设置在沟槽101内，沟槽101位于功率mos器件的原胞区域。此外，在外延层110上还形成有覆盖沟槽101(包括栅极结构)和源区130的层间介质层140，接触孔102穿过层间介质层140和源区130并深入所述阱区120，源区130通过接触孔102连接至层间介质层上的源极(图2未示出)。此外，接触孔102下方可形成有具有第二导电类型重掺杂的阱接触区(图2未示出)，该阱接触区通常是在接触孔102的开口打开后且开口填充前通过离子注入形成，阱接触区的深度应小于阱区120的深度，阱接触区使接触孔102的底部和沟道形成良好接触，另外接触孔102的侧面与源区130具有欧姆接触。

上述沟槽101的深度设置为小于外延层110的厚度，且在其内部设置有该屏蔽栅沟槽功率mos器件的栅极结构。具体的，位于所述沟槽101内的栅极结构包括位于所述沟槽101内底部的屏蔽电极151和位于所述屏蔽电极151上方的栅极152，所述屏蔽电极151和栅极152可根据屏蔽栅沟槽功率mos器件的原胞结构具体设置为上下排列或者横向排列，本实施例中以上下排列为例，即如图2所示的，栅极152位于屏蔽电极151上方。在另一实施例中，屏蔽电极和栅极横向排列，二者均延伸至沟槽顶部。栅极152优选是重掺杂的，以降低栅极电阻。屏蔽电极151作为纵向场板，在屏蔽栅沟槽功率mos器件的工作中与源极电连接。

所述屏蔽电极151和沟槽101外的所述外延层110之间可设置有底部氧化层153，所述屏蔽电极151和所述栅极152之间设置有极间氧化层154，所述栅极152和所述外延层110之间设置有栅极氧化层155。所述栅极152的深度优选大于所述阱区120的深度，以使得栅极152能够对阱区120进行较好的侧面覆盖从而在阱区120靠近沟槽的侧面形成纵向的沟道。所述功率mos器件中，在所述外延层110中还包括位于阱区120和漂移区之间的电荷聚集区(如图1)。

另外，参照图2，本实施例中的屏蔽栅沟槽功率mos器件还可以包括位于半导体衬底100外侧的屏蔽电极连接区200和栅极连接区300，屏蔽电极连接区200用于将原胞结构的屏蔽电极151的电连接引出，栅极连接区300用于实现将原胞结构的栅极152的电连接引出。屏蔽电极连接区200和栅极连接区300的沟槽可以与原胞区域的沟槽101同时形成，所述屏蔽电极连接区200和栅极连接区300的具体结构可以采用公开技术设置。

本实施例中，屏蔽栅沟槽功率mos器件在半导体衬底100的第二表面100b一侧设置有漏极金属层160，并且，在所述半导体衬底100中设置有导电插塞103，所述导电插塞103的电阻率小于周围所述半导体衬底100的电阻率，所述漏极金属层160与所述导电插塞103电连接。

上述屏蔽栅沟槽功率mos器件在漏源导通时，位于第二表面100b一侧的漏极金属层160和位于第一表面100a一侧的源极导通，漏源导通电流流经的区域包括半导体衬底100、外延层110中的漂移区、电荷聚集区、沟道以及源区，即满足式(1)的关系。而在本实施例中，在半导体衬底100中设置了导电插塞103，因此式(1)中的半导体衬底电阻rsubs包括导电插塞103的电阻，通过选择导电插塞103的材料，可使得其电阻率小于周围半导体衬底100的电阻率，从而相对于未设置该导电插塞的半导体衬底，rsubs得到明显降低，进而使得器件的导通电阻rd得到降低。

上述在半导体衬底100中设置的导电插塞103可以根据需要设计，即导电插塞103的宽度、深度以及数量均可以根据器件性能需要进行调整。所述导电插塞103的材料可以包括单质金属(例如铜、镍、锌、锡、银、金、钨、镁、钽、钛、钼、铂、铝、铪、钌等)、合金(例如铜合金或铝合金等)、导电氧化物(例如ito、izo、sno2等)、金属硅化物(例如硅化钛、硅化钴、硅化镍、硅化钽等)、金属氮化物(例如氮化钛、氮化钽等)中的至少一种。

具体来说，半导体衬底100中设置的导电插塞可以如图2所示沿厚度方向贯穿所述半导体衬底100。考虑到避免对器件位于第一表面100a上的漂移区造成影响，导电插塞103优选限制在外延层110之外(即未插入外延层)。图3是本发明另一实施例在半导体衬底中设置的导电插塞的位置示意图。参照图3，在另一实施例中，导电插塞103也可以不穿过半导体衬底100的全部厚度，即不贯穿半导体衬底100。

半导体衬底100可以具有第一导电类型重掺杂，以作为器件的漏区并降低导通电阻。本实施例中，由于在半导体衬底100中设置了导电插塞103，导电插塞103的电阻率相对于周围的半导体衬底100更小，漏源之间的导通电流可从导电插塞103通过，因而，半导体衬底100也可以是非掺杂(即为本征半导体)的或者仅进行轻掺杂的，此时导电插塞103优选贯穿半导体衬底100，以完全利用导电插塞103的电阻作为rsubs，通过材质的选择，导电插塞103的电阻可以降到很低，其在rd的组成中几乎可以忽略，即此时满足式(2)：

rd≈rs+rch+racc+repi(2)

比较式(2)和式(1)可知，通过在半导体衬底100中设置导电插塞103，可以显著降低功率mos器件的导通电阻。并且，通过设置导电插塞，一方面可以省掉对半导体衬底100进行离子注入的步骤或者减少离子注入的时间，另一方面半导体衬底100的厚度也不需要减薄到极限来降低电阻，因而有助于保证器件的可靠性，具有制作难度小且导通电阻降低效果显著的优点。

根据沟道中的迁移离子类型的不同，上述屏蔽栅沟槽功率mos器件可以为n型器件或p型器件。当上述屏蔽栅沟槽功率mos器件为n型器件时，上述的第一导电类型为n型，第二导电类型为p型。可以理解，将器件的掺杂导电类型进行n型和p型的互换即可得到p型器件的结构。对于n型器件，半导体衬底100可以为n型轻掺杂、n型重掺杂或非掺杂的，外延层110具有n型轻掺杂，所述阱区120为p阱，所述源区130具有n型重掺杂，n型的掺杂物例如为磷或砷，p型的掺杂物例如为硼或铟。

本实施例的沟槽功率mos器件在半导体衬底中设置了导电插塞，漏电极金属层与该导电插塞电连接，从而有助于降低导通电阻，导电插塞的设置不影响半导体衬底100在漂移区一侧的结构，有助于在降低功率mos器件的导通电阻的同时提高器件可靠性，因而有利于提高功率mos器件的综合性能。

本发明实施例还涉及一种功率mos器件的制造方法，该制造方法可以用来制备上述功率mos器件。

参见图2，仍以屏蔽栅沟槽功率mos器件为例，其制造方法可包括如下过程：首先，提供半导体衬底100，所述半导体衬底100具有相对的第一表面100a和第二表面100b，所述第一表面100a为设置外延层的一侧；然后，在所述半导体衬底100的第二表面100b打孔并在所形成的孔中填充导电材料，以形成位于所述半导体衬底中的导电插塞103；最后，在所述第二表面形成漏极金属层160。进一步的，所述漏极金属层160可从所述第二表面100b一侧覆盖所述导电插塞103，以与所述导电插塞103形成电接触。

具体的，在提供半导体衬底100后，可以先进行第一表面100a一侧的工艺，例如可以先形成外延层110以及上述的沟槽101、屏蔽电极151、栅极152、阱区120、源区130、接触孔102等等，这部分可以采用本领域公开的技术形成，然后进行背面打孔工艺，优选在对应原胞区域的位置在半导体衬底100的第二表面100b打孔，以缩短漏源之间的导通路径而降低导通电阻。根据打孔工艺的需求，在打孔之前可以对半导体衬底100进行适度的减薄，即从第二表面100b一侧减薄半导体衬底100至设定厚度(例如从接近200μm减薄至100μm左右)，然后再进行打孔，如此利于降低打孔难度，获得满足设计要求的孔。

通过背面打孔工艺，所形成的孔可以是从厚度方向贯穿半导体衬底100的通孔，也可以是不贯穿衬底100的孔。在打孔过程中，应避免刻入半导体衬底100第一表面100a上已形成的外延层110，以避免对漂移区的特性造成影响。

在孔中填充导电材料以形成所述导电插塞103的步骤中，可以根据填充的导电材料不同采用诸如物理气相沉积、化学气相沉积、化学镀、电镀等工艺中的一种方式进行沉积。具体的，所述导电材料可以是单质金属(例如铜、镍、锌、锡、银、金、钨、镁、钽、钛、钼、铂、铝、铪、钌等)、合金(例如铜合金或铝合金等)、导电氧化物(例如ito、izo、sno2等)、金属硅化物(例如硅化钛、硅化钴、硅化镍、硅化钽等)、金属氮化物(例如氮化钛、氮化钽等)中的一种或者两种以上的混合。以化学镀工艺为例，可以先在要沉积导电材料的孔中沉积种子层，然后将半导体衬底100放置到含有金属离子的溶液(例如化学镀银、镀镍、镀铜等的溶液)中，利用强还原剂使金属离子还原成金属而沉积在相应的孔中，经过一段反应时间，在孔中形成了导电插塞103。接着可以进行平坦化使所形成的导电插塞103朝向半导体衬底100的第二表面100b一侧的端部与第二表面100齐平，以方便与后续在第二表面100b一侧形成的漏极金属层接触。

漏极金属层160可以采用如物理气相沉积的工艺形成，所述漏极金属层160直接覆盖上述导电插塞103从而实现电连接。

本实施例的功率mos器件的制造方法，利用背面打孔工艺和填孔工艺从半导体衬底100的第二表面100b一侧在半导体衬底100中形成了导电插塞，并在第二表面形成漏极金属层，如此可以大大降低器件的功率mos器件的导通电阻，并且该制造方法不影响形成于半导体衬底另一侧的结构，可操作性强，且不需要将半导体衬底过于减薄即可达到降低导通电阻的效果，有助于在降低器件的导通电阻的同时提高器件可靠性，从而有利于提高功率mos器件的综合性能。

需要说明的是，本说明书实施例采用递进的方式描述，对于实施例公开的方法而言，由于与实施例公开的结构相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。