VDMOS器件ESD保护结构及其制作工艺的制作方法

本发明涉及半导体制作技术领域，具体涉及一种垂直双扩散金属氧化物半导体场效应晶体管（verticaldouble-diffusedmetaloxidesemicon，vdmos）器件静电释放(electrostaticdischarge，esd)保护结构及其制作工艺。

背景技术：

静电释放(electrostaticdischarge，esd)会对集成电路造成致命的威胁，很大程度上，集成电路的失效是由静电释放引起的。由于esd情况在许多工作环境中都很常见，很多半导体器件配备了独立的esd保护系统，所述esd保护系统可以与主功能电路分立，也可以与主功能电路结合在一起。

相关技术中，用于保护器件的栅极免受esd电压破坏，提高器件的抗esd的能力的方法是在栅极-源极间增加不同组数的齐纳二极管。

然而相关技术中，在增加esd保护结构时为了避免多晶掺杂工艺对齐纳二极管的影响，需要增加氧化过程形成阻挡层，以及还需要另外的掩膜和光刻步骤，增加了制造的复杂性以及器件的成本。

申请内容

为了解决现有技术中存在的不足，本发明提供一种vdmos器件esd保护结构及其制作工艺，结构和制作工艺简单，能够节约成本。

根据本发明提供的技术方案，作为本发明的第一方面，提供一种vdmos器件esd保护结构的制作工艺，包括以下步骤：

提供第一导电类型外延片，在所述第一导电类型外延片上制作多晶硅；

在所述多晶硅上涂覆光刻胶；

在所述多晶硅的边缘，靠近其他有源区位置处，形成esd保护区；

进行光刻工艺，保留所述esd保护区位置处的光刻胶；

轻掺杂注入第一导电类型离子；

去除所述光刻胶；

刻蚀所述多晶硅，形成栅极结构；

重掺杂注入第一导电类型离子，在所述esd保护区位置处形成多个相间隔的阴极区域；

重掺杂第二导电类型离子，在所述esd保护区位置处形成多个相间隔的阳极区域。

可选的，所述提供第一导电类型外延片，在所述第一导电类型外延片上制作多晶硅，包括：

提供第一导电类型衬底；

在所述第一导电类型衬底上，依次制作第一导电类型外延层和场氧化层；

光刻所述场氧化层，形成第二导电类型环图案；

刻蚀所述第二导电类型环图案，暴露所述第二导电类型环图案下的第一导电类型外延层表面；

注入第二导电类型杂质，在所述第一导电类型外延层中形成第二导电类型环；

光刻刻蚀，暴露有源区；

注入第一导电类型杂质，在第一导电类型外延层的所述有源区中，形成jfet区；

制作栅氧层；

在所述栅氧层上沉积多晶硅。

可选的，在所述刻蚀所述多晶硅，形成栅极结构之后，在所述重掺杂注入第一导电类型离子之前还进行：

掺入第二导电类型离子，在位于所述栅极结构两侧的有源区中形成第二导电类型体区；

在所述第二导电类型体区中掺入第一导电类型离子，在位于所述栅极结构侧分别形成源极和漏极。

可选的，所述第一导电类型为n型，所述第二导电类型为p型；或者所述第一导电类型为p型，所述第二导电类型为n型。

作为本发明的第二方面，提供一种vdmos器件esd保护结构，所述vdmos器件esd保护结构包括：

第一导电类型外延片，所述第一导电类型外延片上设有栅极结构，所述栅极结构包括多晶硅；

esd保护区，所述esd保护区位于所述多晶硅的边缘，靠近其他有源区位置处；

所述esd保护区中形成多个阴极区域和多个阳极区域，所述阴极区域和阳极区域交替排布。

可选的，所述第一导电类型外延片包括：依次层叠设置的第一导电类型衬底和第一导电类型外延层；

所述第一导电类型外延层中形成jfet区，所述jfet区上设有所述栅极结构；位于所述栅极结构两侧的所述所述jfet区中形成源极和漏极。

可选的，所述第一导电类型为n型，所述第二导电类型为p型。

可选的，所述第一导电类型为p型，所述第二导电类型为n型。

从以上所述可以看出，本发明提供的vdmos器件esd保护结构及其制作工艺，与现有技术相比具备以下优点：为了提高vdmos器件抗esd的能力，在vdmos器件上设置esd保护结构，在申请进行n-注入，即轻掺杂注入n型离子步骤，代替多晶掺杂工艺，能够提高工艺兼容性，保证多晶硅掺杂浓度的同时，形成esd保护结构仅需增加一层光刻即可，从而简化工艺流程减少工艺流片时间，降低成本。

在所述esd保护区位于所述多晶硅的边缘，靠近其他有源区位置处形成esd保护区，所述esd保护区中形成交替排布的阴极区域和阳极区域420，从而能够较高性能的地提高vdmos器件抗esd效果，良好的保护器件。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例和实施方式中n型外延片的结构示意图。

图2为本发明第一方面s1步骤完成后的结构示意图。

图3为本发明第一方面s2步骤完成后的结构示意图。

图4为本发明第一方面s5步骤完成后的结构示意图。

图5为图4中400部分（esd保护区）的放大结构示意图。

图6为本发明第一方面s7步骤完成后的结构示意图。

图7为图6中400部分（esd保护区）的放大结构示意图。

图8和图9为本发明实施例中400部分（esd保护区）进行s8步骤的结构示意图。

图10为本发明实施例中400部分（esd保护区）进行s9步骤的结构示意图。

图11为本发明第一方面s12步骤完成后的结构示意图。

图12为本发明第一方面s13步骤完成后的结构示意图。

图13为本发明第一方面s15步骤完成后的结构示意图。

图14为本发明第一方面s17步骤完成后的结构示意图。

100.第一导电类型外延片，110.第一导电类型衬底，120.第一导电类型外延层，130.场氧化层，140.第二导电类型环，150.jfet区，160.栅氧层，200.多晶硅，300.光刻胶，400.esd保护区，410.阴极区域，420.阳极区域，500.栅极结构。

具体实施方式

下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

作为本发明的第一方面

提供一种vdmos器件esd保护结构的制作工艺，其中所述第一导电类型为n型，所述第二导电类型为p型；或者所述第一导电类型为p型，所述第二导电类型为n型，以下以第一导电类型为n型，所述第二导电类型为p型为例给出具体实施方式。

实施方式1

本实施方式，提供一种vdmos器件esd保护结构的制作工艺，参照图1~图10，所述vdmos器件esd保护结构的制作工艺包括以下步骤：

s1：提供n型外延片100，在所述n型外延片100上制作多晶硅200；

s2：在所述多晶硅200上涂覆光刻胶300；

s3：在所述多晶硅200的边缘，靠近其他有源区位置处，形成esd保护区400；

s4：进行光刻工艺，保留所述esd保护区400位置处的光刻胶300；

s5：进行n-注入，即轻掺杂注入n型离子；

s6：去除所述光刻胶300；

s7：刻蚀所述多晶硅200，形成栅极结构500；

s8：进行n+注入，即重掺杂注入n型离子，在所述esd保护区400位置处形成多个相间隔的阴极区域410；

s9：进行p+注入，即重掺杂p型离子，在所述esd保护区400位置处形成多个相间隔的阳极区域420。

为了提高vdmos器件抗esd的能力，在vdmos器件上设置esd保护结构，在本实施方式中，用s5：进行n-注入，即轻掺杂注入n型离子步骤，代替多晶掺杂工艺，能够提高工艺兼容性，保证多晶硅掺杂浓度的同时，形成esd保护结构仅需增加一层光刻即可，从而简化工艺流程减少工艺流片时间，降低成本。在所述esd保护区400位于所述多晶硅200的边缘，靠近其他有源区位置处形成esd保护区400，所述esd保护区400中形成交替排布的阴极区域410和阳极区域420，从而能够较高性能的地提高vdmos器件抗esd效果，良好的保护器件。

实施方式2

本实施方式在实方式1的基础上，提供一种vdmos器件esd保护结构的制作工艺，参照图11~图14，其中，实施方式1中步骤s1：提供n型外延片100，在所述n型外延片100上制作多晶硅200，包括：

s11：提供n型衬底110；

s12：在所述n型衬底110上，依次制作n型外延层120和场氧化层130；

s13：光刻所述场氧化层130，形成p型环140图案；

s14：刻蚀所述p型环140图案，暴露所述p环140图案下的n型外延层120表面；

s15：注入p型杂质，在所述n型外延层120中形成p型环140；

s16：光刻刻蚀，暴露有源区；

s17：注入n型杂质，在n型外延层120的所述有源区中，形成jfet区150；

s18：制作栅氧层160；

s19：在所述栅氧层160上沉积多晶硅200。

作为本发明的第二方面

提供一种vdmos器件esd保护结构，其中所述第一导电类型为n型，所述第二导电类型为p型；或者所述第一导电类型为p型，所述第二导电类型为n型，以下以第一导电类型为n型，所述第二导电类型为p型为例给出具体实施例。

实施例1

本实施例提供一种vdmos器件esd保护结构，包括：

第一导电类型外延片100，所述第一导电类型外延片100上设有栅极结构500，所述栅极结构500包括多晶硅200；

esd保护区400，所述esd保护区400位于所述多晶硅200的边缘，靠近其他有源区位置处；

所述esd保护区400中形成多个阴极区域410和多个阳极区域420，所述阴极区域410和阳极区域420交替排布。

为了提高vdmos器件抗esd的能力，在vdmos器件上设置esd保护结构，在本实施例中，在所述esd保护区400位于所述多晶硅200的边缘，靠近其他有源区位置处形成esd保护区400，所述esd保护区400中形成交替排布的阴极区域410和阳极区域420，从而能够较高性能的地提高vdmos器件抗esd效果，良好的保护器件。

实施例2

本实施例，在实施例1的基础上提供一种vdmos器件esd保护结构，其中实施例1中的所述第一导电类型外延片100包括：依次层叠设置的第一导电类型衬底110和第一导电类型外延层120；

所述第一导电类型外延层120中形成jfet区150，所述jfet区150上设有所述栅极结构500；位于所述栅极结构500两侧的所述所述jfet区150中形成源极和漏极。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。