半导体器件和使用它的车载用电子控制装置的制作方法

本发明涉及使用多层配线技术构成的半导体器件的结构，特别涉及有效适用于具有电流镜电路的半导体器件的技术。

背景技术：

在模拟集成电路大量使用的电流镜电路，根据输入侧与输出侧的mos晶体管的尺寸，将输入电流变换为所期望的倍率(镜比)而输出。为了使使用电流镜电路的半导体电路装置以高精度动作，要求构成电流镜电路的晶体管的配对性降低不均且配对性抑制经久劣化。

此外，在半导体集成电路装置中，通常在晶体管和二极管、电阻、电容等元件上形成连接这些元件的金属配线。配线图案通过反复进行金属膜、绝缘膜的成膜和图案形成而形成。存在由于金属膜与绝缘膜、半导体基板的线膨胀系数的差异，在配线图案产生热应变，影响在其周边配置的元件特性的经久劣化的可能性。

作为降低起因于配线图案的元件的经久劣化的技术，例如有专利文献1那样的技术。专利文献1是通过规定mos晶体管上层的虚设配线的配置，降低虚设配线对mos晶体管的影响的技术。

专利文献1中记载有，“具有配置在晶体管的上层的机械化学研磨平均化用的虚设配线的半导体器件，使得所述虚设配线以在俯视时与所述配对晶体管的任一个晶体管均不重叠，或者与第一晶体管和所述第二晶体管重叠的部分在所述第一晶体管与所述第二晶体管为同等程度的方式配置”。

现有技术文献

专利文献

专利文献1：日本特开2003-100899号公报

技术实现要素：

发明所要解决的问题

但是，在模拟集成电路中，将在基准电流源生成的电流，使用电流镜电路复制到各电路块。电流镜电路由多个晶体管构成，这样的电流镜电路在半导体集成电路内多以1维或2维阵列状安装。

为了高精度地控制模拟集成电路，对构成电流镜电路的所有晶体管要求配对性降低初始不均并抑制配对性的经久劣化。

作为使晶体管的配对性劣化的原因之一，有起因于配线图案的热应力的晶体管的热应变。本申请的发明人通过仿真和实测对配线图案的热应变的影响进行分析的结果是，对于较宽的配线，在配线端部的附近约5μm～10μm确认到应变的变化特别大。此外，在密集配置了多个细的配线的情况下的配线区域的端部的附近，也同样确认到应变的变化大。

即，发现为了降低热应变的不均，需要不在配线的正下方而在配线的周边区域考虑晶体管和配线的配置。

上述配线图案的热应变根据半导体集成电路使用时的高温与低温的热应激的反复而变化。因此，当构成电流镜电路的各晶体管周边的配线图案不同时，晶体管的配对性经久劣化，使电路特性劣化。

特别是在车载用半导体集成电路装置中，要求驱动电磁铁等致动器的功率晶体管的高精度的控制。此外，由于在-40℃以下至150℃以上的热应激大的环境下使用，存在由于上述配线的热应变的影响而电路特性发生劣化的问题。

在上述专利文献1中示出了规定mos晶体管上的配线图案，对mos晶体管的配对性抑制不均、经久劣化的方法。但是，如后述的图4和图5那样，将3个以上的mos晶体管配置成阵列状，在各mos晶体管上配置配线图案的情况下，在位于阵列的中央附近的mos晶体管和位于阵列的端部的mos晶体管中，从mos晶体管看的斜上方的配线图案不同。因此，在mos晶体管阵列的中央附近与端部，配线的热应变的影响不同，初始配对比和配对比发生变动。

因此，本发明的目的在于，提供在具有电流镜电路的半导体器件中能够抑制电流镜电路的镜比的经久劣化的、可靠性高的半导体器件。

具体而言，提供排列有3个以上的mos晶体管的电流镜电路中，令位于中央附近的mos晶体管与阵列的端部的mos晶体管的热应变为同等程度，抑制电流镜电路的镜比的经久劣化的技术。

用于解决问题的技术方案

为了解決上述问题，本发明的特征在于，包括：电流镜电路，其具有第一mos晶体管和与所述第一mos晶体管成对的多个mos晶体管；和形成在所述mos晶体管的上层的多个配线层，所述多个配线层配置成，使得在从所述第一mos晶体管和所述多个mos晶体管的各mos晶体管的沟道区域端部起的规定范围内各配线图案成为相同形状。

发明的效果

根据本发明，能够在具有电流镜电路的半导体器件中实现能够抑制电流镜电路的镜比的经久劣化的、可靠性高的半导体器件。

具体而言，构成电流镜电路的各mos晶体管从配线受到的热应力变得相同，使得起因于应力的mos特性的经久劣化在各晶体管变得相同，因此确保晶体管的配对性，抑制镜比的变动。

上述以外的问题、结构和效果通过以下的实施方式的说明而明了。

附图说明

图1是本发明的实施例1半导体器件的俯视图。

图2是本发明的实施例1半导体器件的俯视图。

图3是图1的a-a’截面图。

图4是现有例的半导体器件的俯视图。

图5是图4的b-b’截面图。

图6a是表示配线下的晶体管面的热应变量的仿真模型的图。

图6b是表示配线下的晶体管面的热应变量的仿真结果的图。

图7是本发明的实施例2的半导体器件的俯视图。

图8是图7的c-c’截面图。

图9是本发明的实施例3的半导体器件的俯视图。

图10是图9的d-d’截面图。

图11a是表示配线下与无配线区域的晶体管面的热应变量的仿真模型的图。

图11b是表示配线下与无配线区域的晶体管面的热应变量的仿真结果的图。

图12是本发明的实施例4的半导体器件的俯视图。

图13是本发明的实施例5的半导体器件的俯视图。

图14是图13的e-e’截面图。

图15是本发明的实施例6的半导体器件的俯视图。

图16是图15的f-f’截面图。

图17是本发明的实施例7的半导体器件的俯视图。

图18是本发明的实施例8的半导体器件的俯视图。

图19是图18的g-g’截面图。

具体实施方式

以下使用附图说明本发明的实施例。另外，在各图中对相同的结构标注相同的附图标记，对重复的部分省略其详细的说明。

实施例1

参照图1至图6b说明本发明的实施例1的半导体器件。图1是应用本发明的半导体器件的俯视图。配置构成电流镜电路的mos晶体管的阵列m11～m15，以及沿mos晶体管的栅极宽度方向(图1的上下方向)延伸的源极或漏极连接用的第一配线层51、栅极连接用的第一配线层52和在mos晶体管阵列的周边作为虚设配线的第一配线层5d，此外，在栅极长度方向上配置有第二配线层71。图2是为了说明图1的mos晶体管m11～m15和第一配线层51、52、5d的形状而除去了第二配线层71后的部分。此外，图3是以a-a’截断图1的半导体器件的截面图。另外，为了使结构容易明白，在图1、图2、图3中未图示连接mos晶体管m11～m15与第一配线51、52、5d的接触图案。

将如图1至图3所示那样，按特定的间距配置有多个配线图案的情况下的应力仿真示于图6a和图6b。图6a是仿真用的2维截面模型，图6b是图6a的晶体管面8的应变量的分布。另外，如图6a所示，应力仿真利用在si基板上在-5μm～+5μm的区域配置17个al配线、al配线由硅氧化膜(sio膜)包围的模型进行。

如图6b所示，配线区域的中央x＝0.0μm附近的应变变化(a)为0.02％，与此相对，在作为配线区域的端部的x＝-5.0μm和x＝+5μm附近(b)约变化0.035％，为配线区域的中央附近的应变变化(a)的1.75倍。配线区域端部的应变变大的区域在配线区域侧分别扩大至约2.5μm(以附图标记200表示的距离)。因此，在晶体管上配置配线的情况下，为了抑制晶体管从配线图案受到的应变的影响，需要在俯视图中将晶体管从配线区域端部离开约2.5μm(以附图标记200表示的距离)地配置。

图4和图5是构成电流镜电路的mos晶体管阵列的配线图案的现有例。图5是图4的b-b’截面图。

在图4、图5中，相对于mos晶体管m21～m25，配置在各mos晶体管的正上方的配线图案是相同的。但是，图4的左端的mos晶体管m21从mos晶体管的沟道区域至俯视图中左侧只相距以附图标记101表示的距离没有配线图案。在距离101比图6b的距离200短的情况下，在左端的m21与中央附近的m24分别受到配线的应变的影响的区域内r21与r24，配线图案不同。

因此，mos晶体管m21与mos晶体管m24的应变的经久劣化引起的电特性的变化不同，mos晶体管m21与mos晶体管m24的配对性发生变化，从而存在电流镜电路的镜比发生变化的可能性。

因此，在本实施例的半导体器件中，如图1至图3所示那样，从mos晶体管阵列的左端的晶体管m11的沟道区域，至俯视图中阵列的左侧，将作为虚设配线的配线5d追加至距离100。同样，从mos晶体管阵列的右端的晶体管m15的沟道区域，至俯视图中阵列的右侧，将作为虚设配线的配线5d追加至距离100。

即，通过使距离100大于图6b所示的距离200(2.5μm)，使得在配线区域的端部应变的变化变大的区域不涉及mos晶体管m11、m15的沟道。

如以上说明的那样，本实施例的半导体器件包括：具有第一mos晶体管m11(或m15)和与第一mos晶体管m11(或m15)成对的多个mos晶体管m12～m14的电流镜电路；在电流镜电路(mos晶体管m11～m15)的上层形成的多个配线层(第一配线层51、5d和第二配线层71)，多个配线层(第一配线层51、5d和第二配线层71)在从第一mos晶体管m11(或m15)和多个mos晶体管m12～m14的各mos晶体管的沟道区域端部起规定的范围r11、r14内，以各配线图案成为相同形状的方式配置。

此外，该规定的范围为在各mos晶体管m11～m15的沟道区域端部起的距离为5μm以内的范围。

此外，在从配置在电流镜电路的端部的mos晶体管m11(或m15)的沟道区域端部起规定的范围内(距离为5μm以内的范围内)，配置有作为虚设配线的配线5d。

由此，在图1的左端的mos晶体管m11与中央附近的mos晶体管m14受到配线的应变的区域内r11与r14，第一配线层51、52、5d，第二配线层71成为相同形状，mos晶体管m11与mos晶体管m14的应变量成为同等程度，应变的经久劣化导致的电特性的变化也成为同等程度，因此能够抑制镜比的经久劣化。右端的mos晶体管m15也一样。

在采用本实施例的半导体器件例如作为车载用的电流控制用模拟集成电路器件，将电流镜电路用于电流值测量的情况下，能够使反复进行低温(停止)与高温(驱动)引起的热应变的蓄积，相对于构成电流镜电路的各mos晶体管成为同等程度，因此能够相对地消除各mos晶体管特性的经久劣化，抑制镜比的变动。由此，能够进行可靠性高的电流控制。

实施例2

参照图7和图8说明本发明的实施例2的半导体器件。图7是本发明的半导体器件的俯视图，与实施例1(图1)一样，用5个mos晶体管构成电流镜电路。图8是以c-c’截断图7的半导体器件的截面图。

在本实施例中，mos晶体管m31～m35上的栅极长度方向的第一配线层51仅在mos晶体管的源极端子和漏极端子配置。即，规定的范围r31、r34内的各mos晶体管m31～m35正上方的配线层的图案仅为与mos晶体管的端子(源极端子和漏极端子)连接的配线。

此外，第二配线层73与第一配线层51相同朝向地延伸。以使得mos晶体管阵列m31～m35的左端的mos晶体管m31从配线受到的应变与中央附近的mos晶体管m34相同的方式，并以使得处于从mos晶体管m31的沟道端至俯视图中以附图标记102表示的距离为止的区域内r31与从m34的沟道端至俯视图中距离102为止的区域内r34的配线图案相同的方式，追加作为虚设配线的配线5d2与7d。

即，通过使距离102大于图6b所示的距离200(2.5μm)，使得在配线区域的端部应变的变化变大的区域与mos晶体管m31、m35的沟道不搭边。

如以上说明的那样，在本实施例的半导体器件中，多个配线层(第一配线层51和第二配线层73)具有在mos晶体管m31～m35上的配线层中，离形成mos晶体管m31～m35的层最近的层配置的第一配线层51，和配置在第一配线层51的上层的第二配线层73，虚设配线5d2、7d在第一配线层51和第二配线层73双方均配置。

此外，第二配线层73向与第一配线层51相同方向延伸地配置。

由此，图8的左端的mos晶体管m31与中央附近的mos晶体管m34从配线受到的应变的影响相同，应变的经久劣化引起的电特性的变化成为同等程度，因此能够抑制镜比的经久劣化。mos晶体管阵列的右端的m35也一样。

实施例3

参照图9至图11b，说明本发明的实施例3的半导体器件。图9是应用了本发明的半导体器件的俯视图，与实施例2(图7和图8)一样，用5个mos晶体管构成电流镜电路。图10是以d-d’截断图9的半导体器件的截面图。

在本实施例中，如图9所示那样，在实施例2(图7)的电流镜电路的右侧，追加有作为虚设配线的多个第一配线层53。为了简化说明，第二配线层73在图9未图示。

在图9和图10，与图7和图8一样，令将从mos晶体管m31～m35的各沟道至俯视图中距离102为止的区域合并成的整个区域为r3。

在图9和图10所示的本实施例的半导体器件中，在区域r3的范围外，从右端的mos晶体管m35的沟道端至俯视图中相距距离103的位置，以狭窄的间隔配置有宽度或长度与mos的源极或漏极连接用配线52不同的多个配线53。此处，距离102≤距离103。

图11a和图11b表示图9所示那样在从mos晶体管的阵列离开距离的位置形成有配线的情况下的应力仿真。图11a是仿真用的2维截面模型，考虑图9的mos晶体管m31～m35配置在图11a的无配线区域。图11b是图11a的晶体管面8的应变量的分布。

如图11b所示，在配线区域的端部至无配线区域约5.0μm(以附图标记201表示的距离)的范围内，应变的变化大。因此，为了避免配线的应力引起的应变的影响，构成电流镜电路的mos晶体管的阵列需要在从配线区域离开距离201以上的位置形成。

因此，在本实施例中，如图9和图10所示，在r3的范围外形成的配线，以使得配置在mos晶体管阵列的右端的m35的沟道端起的距离103成为图11b的距离201(约5.0μm)以上的方式配置。

即，在相比规定的范围r3的外侧配置有多个周边配线53。

此外，形成各配线图案的配线和mos晶体管的源极和漏极连接用配线，以全部成为相同形状的方式形成。

由此，通过抑制晶体管的配线引起的应变的影响，使得各mos晶体管的电特性的变化成为同等程度，能够抑制镜比的经久劣化。

实施例4

参照图12说明本发明的实施例4的半导体器件。图12是应用了本发明的半导体器件的俯视图。

在本实施例中，如图12所示那样，在实施例2(图7和图8)的电流镜电路的右侧追加了第一配线层的细的配线54和粗的配线55。为了简化说明，第二配线层73在图12中未图示。

图12的区域r3在图7和图8中是将从mos晶体管m31～m35的各沟道至俯视图中距离102为止的区域合并成的整个区域。配线宽度细的配线54配置在区域r3的范围外，从右端的mos晶体管m35的沟道端至俯视图中相距距离104的位置，粗的配线55配置在从mos晶体管m35的沟道端至俯视图中相距距离105的位置。

粗的(宽度宽的)配线与细的(宽度窄的)配线相比，热应变较大，因此从mos晶体管m35的沟道端起，至在r3的区域外形成的粗的(宽度宽的)配线55为止的距离105，比至在r3的区域外形成的细的(宽度窄的)配线54为止的距离104长(距离104＜距离105)。

即，在相比规定的范围r3的外侧，包括配线宽度不同的多个周边配线54、55，多个周边配线54、55，离配置在电流镜电路的端部的mos晶体管m35的沟道区域端部越远则越配置宽度宽的周边配线。

由此，通过抑制从粗的(宽度宽的)配线55受到的mos晶体管m35的应变，使得各mos的电特性的变化成为同等程度，能够抑制镜比的经久劣化。

实施例5

参照图13和图14说明本发明的实施例5的半导体器件。图13是应用了本发明的半导体器件的俯视图，图14是以e-e’截断图13的半导体器件的截面图。

在本实施例中，如图13所示，在实施例2(图7和图8)的电流镜电路的右侧追加了第一配线层56、第二配线层76和第三配线层86。为了简化说明，实施例2(图7和图8)中的第二配线层73在图13中未图示。

图13的区域r3是将图7和图8中从mos晶体管m31～m35的各沟道至俯视图中距离102为止的区域合并成的整个区域。如图14所示，第一配线层56、第二配线层76、第三配线层86在上下方向上部分重叠。

即，本实施例的半导体器件如图13和图14所示那样，在相比规定的范围r3的外侧具有多个周边配线层56、76、86，多个周边配线层56、76、86以在俯视半导体器件时相互重叠的方式配置，越是上层的周边配线，越远离配置在电流镜电路的端部的mos晶体管m35的沟道区域端部地配置。

在重叠地配置多个配线层的情况下，配线层数越多，配线引起的晶体管面的应变的影响越大。因此，通过令从mos晶体管阵列的右端的mos晶体管m35的沟道端至第一配线层56的距离106，从mos晶体管m35的沟道端至第一配线层56与第二配线层76两层重叠的位置的距离107，从mos晶体管m35的沟道端至第一配线层56、第二配线层76、第三配线层86三层重叠的位置的距离108为，距离106＜距离107＜距离108，抑制对mos晶体管的应变的影响，使得各mos的电特性的变化成为同等程度，能够抑制镜比的经久劣化。

实施例6

参照图15和图16说明本发明的实施例6的半导体器件。图15是本发明的半导体器件的俯视图，图16是以f-f’截断图15的半导体器件的截面图。

作为实施例4、实施例5那样的、在电流镜电路的周边使用多个宽度宽的配线层的例子，在图15和图16表示在周边配置电源干线的例子。

通常，在半导体器件(半导体集成电路装置)中，优选电源干线为低电阻。因此，电源干线的宽度宽，由多个配线层构成。但是，如上述实施例4、实施例5所示那样，宽度宽、多个层重叠的配线的热应变对晶体管面的影响大，因此需要从电流镜电路离开距离地配置。

因此，在本实施例中，如图15和图16所示，构成电流镜电路的mos晶体管阵列的附近仅将第一配线层57与第二配线层77按以附图标记111表示的距离(宽度)重叠，另外，还在比区域r3远而对mos晶体管没有应变的影响的距离109处配置。

第二配线层77与第三配线层87的重叠部分，以成为所需的低电阻的方式，成为比宽度(距离)111宽的宽度(长的距离)112(距离111＜距离112)，至mos的沟道端为止的距离110比距离109大(距离109＜距离110)。此外，所述区域r3的范围内以第一配线的细的配线58与电流镜电路连接。

即，本实施例的半导体器件在相比规定的范围r3的外侧，包括由多个配线层57、77、87构成的电源配线，电源配线越是上层的电源配线，越远离配置在电流镜电路的端部的mos晶体管的沟道区域端部地配置。

由此，通过抑制电流镜周边的电源干线对构成电流镜电路的mos晶体管施加的热应变，使得各mos的电特性的变化成为同等程度，能够抑制镜比的经久劣化。

实施例7

参照图17，说明本发明的实施例7的半导体器件。图17是应用了本发明的半导体器件的俯视图。

在本实施例中，如图17所示那样，在实施例2(图7和图8)的电流镜电路的右侧，在第一配线层追加有配线宽度细的孤立的配线54与相邻的配线间窄的多个配线58。以下，将配线1个以上的相邻的配线的集合称为配线束。

为了简化说明，实施例2(图7和图8)中的第二配线层73在图17中未图示。

图17的区域r3是将图7和图8中从mos晶体管m31～m35的各沟道至俯视图中距离102为止的区域合并成的整个区域。

如上述的图11b所示，配置有多个配线的配线区域的端部的应变的变化大。在将细的配线以窄的间隔大量配置的情况下，将各配线的宽度合计得到的值越大，配线区域端的热应变就越大。从mos晶体管的沟道端起，至在区域r3的外以窄的间隔大量形成的配线束58为止的距离113大于上述的距离102和距离104(距离102＜距离104＜距离113)。

即，本实施例的半导体器件在相比规定的范围r3的外侧，包括配线数不同的多个周边配线束54、58，关于多个周边配线束，离配置在电流镜电路的端部的mos晶体管的沟道区域端部越远，越配置配线宽度的合计宽的(大的)周边配线束。

由此，通过抑制mos晶体管的阵列从由大量配线构成、且配线宽度的合计大的配线受到的应变，使得各mos的电特性的变化成为同等程度，能够抑制镜比的经久劣化。

实施例8

参照图18和图19说明本发明的实施例8的半导体器件。图18是应用了本发明的半导体器件的俯视图，图19是以g-g’截断图18的半导体器件的截面图。

在本实施例中，如图18所示，用5个mos晶体管m41～m45构成电流镜电路。mos晶体管m41～m45上的第一配线层与实施例2(图7)一样，不仅配置有与mos晶体管的源极端子和漏极端子连接的配线51以及与各mos晶体管的栅极电极连接的配线52，而且以使得各mos晶体管从配线受到的应变相同的方式，配置作为虚设配线的配线5d2。此外，第二配线层78以使得mos晶体管阵列两端的mos晶体管m41和mos晶体管m45从第二配线层78受到的热应变成为阵列的中央附近的mos晶体管m42～m44受到的应变成为同等程度的方式，覆盖从mos晶体管m41与mos晶体管m45各自的沟道端至以附图标记115表示的距离。此处，距离115为比配线端的应变的变化大的区域大的值。

即，本实施例的半导体器件的多个配线层51、78中，至少1层的配线层(此处为第二配线层78)以在俯视半导体器件时覆盖规定的范围的整个面的方式配置。

由此，通过抑制mos晶体管的阵列从上层的配线受到的应变，使得各mos的电特性的变化成为同等程度，能够抑制镜比的经久劣化。

另外，上述的各实施例是说明电流镜电路与其周边区域的配线层为2层或3层的情况，在配线层比上述的各实施例多的情况下，以及通过对第二配线层、第三配线层更上层的配线层也采用同样的结构，能够获得与上述说明的各实施例同样的效果。

此外，在各实施例中，“虚设配线”是用于使构成电流镜电路的各mos晶体管受到的应变量同等而设置的，设想与任一元件均不连接的孤立配线和与电流镜电路的动作无关的配线进行了说明，不过并不限定于此，只要是“在以规定的范围内，使得各配线图案成为相同形状的方式配置的配线图案”，即使是有助于电流镜电路的动作的配线也能够获得本发明的效果是不言而喻的。

此外，本发明并不限定于上述的实施例，而包含各种各样的变形例。例如，上述的实施例为了将本发明说明得容易明白而进行了详细的说明，但是并不一定限定于包括所说明的所有结构。此外，能够将一个实施例的结构的一部分替换到另一个实施例的结构，此外，还能够在一个实施例的结构中加入另一个实施例的结构。此外，能够对各实施例的结构的一部分进行其它结构的追加/删除/替换。

附图标记的说明

8…(应力仿真模型的)晶体管面

51～58、5d、5d2…第一配线层

71～78、7d…第二配线层

86、87…第三配线层

100～115…(配线间的距离、配线宽度、以mos沟道端为起点的)距离

200、201…(以应力仿真结果的配线端为起点的)距离

m11～m45…(构成电流镜电路的)mos晶体管

r3、r11～r34…(配线的)区域。