一种三维存储器、CMOS晶体管及其制造方法与流程

本发明涉及半导体制造领域，尤其涉及三维存储器中cmos晶体管的结构及其制造。

背景技术：

在常规的cmos晶体管制造流程中，为了避免氢(hydrogen)在cmos晶体管后段工艺(beol，backendofline)的退火工艺(fga，forminggasanealing，采用混合气体进行退火，混合气体中包含氢气)中对cmos晶体管造成影响，通常会在晶体管顶部添加sin薄层作为封装层(esl)，以用作beol退火工艺中氢的阻挡层。

然而，上述的现有工艺中存在以下两个问题：

(a)氢h的阻断能力不足

在三维存储器中，需要大量的氢来钝化通道孔多晶硅的悬空键。通过研究发现，氢扩散会通过氮化硅的封装层影响晶体管的可靠性，与单纯的cmos工艺流程相比，经过beol后段金属全环路工艺的低压cmos晶体管的热载流子效应(hci)和负偏压温度不稳定性(nbti)衰退了两个数量级。当前的氮化物封装层不足以阻止3dnand中的氢h。并且氮化物的厚度还受到相邻晶体管之间的间隙的高密度等离子体化学气相沉积(hdp-cvd)间隙填充能力的限制。

对于beol后段金属工艺，有研究表明了后段金属工艺中的fg退火步骤与nbti和hci之间的关系，即，降低fg退火工艺中的热预算能够有效改善nbti现象，以及通过减少fg退火能够有效改善hci现象。这主要是由于在fg退火中，氢h被用以钝化悬空键(passivatedanglingbond)，过量的氢h将从si-h键断裂出来的原子h去除。

(b)接触ct(contact)刻蚀的停止问题

为了增加晶体管的容量，晶体管与晶体管之间的空间更小，因此需要更薄的氮化物封装层。然而，薄的氮化物封装层不利于为接触ct蚀刻提供足够的蚀刻停止，这可能会影响接触ct蚀刻计量，从而导致接触ct电阻变化甚至结点穿通。

因此，亟需要一种cmos晶体管结构及其制造工艺流程，能够通过更好地阻断氢h，并且通过解决接触ct刻蚀停止的问题来提高cmos晶体管的可靠性。从而能够提高采用上述cmos晶体管构成外围电路的三维存储器的性能。

技术实现要素：

以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。

为了解决上述问题，本发明提供了一种cmos晶体管，包括衬底、形成在衬底上的栅极以及位于上述栅极两侧的衬底内的源极和漏极，其中，上述cmos晶体管还包括至少覆盖上述栅极、源极、漏极的叠层封装结构，上述叠层封装结构中的一层为氧化铝层。

在上述cmos晶体管结构的一实施例中，可选的，上述叠层封装结构中的另一层为氮化硅层或薄氧层。

在上述cmos晶体管结构的一实施例中，可选的，上述氮化硅层或氧化硅层的厚度为1-20纳米；和/或

上述氧化铝层的厚度为1-20纳米。

在上述cmos晶体管结构的一实施例中，可选的，上述氮化硅层或氧化硅层的厚度为1-10纳米，和/或

上述氧化铝层的厚度为1-10纳米。

在上述cmos晶体管结构的一实施例中，可选的，上述氧化铝层位于上述另一层远离上述衬底的一侧。

在上述cmos晶体管结构的一实施例中，可选的，还包括穿过上述叠层封装结构并与上述栅极、源极、漏极电连接的接触。

本发明还提供了一种三维存储器，具体包括外围电路和存储电路，上述外围电路包括如上述cmos晶体管的任一实施例。

在上述三维存储器的一实施例中，可选的，上述外围电路与存储电路在上述垂直于上述衬底的方向上堆叠设置；或者，上述外围电路在平行于上述衬底的方向上位于上述存储电路的一侧。

本发明还提供了一种cmos晶体管的制造方法，具体包括：

形成cmos晶体管，上述cmos晶体管包括衬底、形成在衬底上的栅极以及位于上述栅极两侧的衬底内的源极和漏极；以及

形成至少覆盖上述栅极、源极、漏极的叠层封装结构，其中，上述叠层封装结构中的一层为氧化铝层。

在上述制造方法的一实施例中，可选的，形成上述叠层封装结构进一步包括：

沉积形成至少覆盖上述栅极、源极、漏极的叠层封装结构的第一层，上述第一层为氮化硅层或薄氧层；以及

在上述第一层上沉积形成上述氧化铝层。

在上述制造方法的一实施例中，可选的，沉积形成厚度为1-20纳米的上述氮化硅层或薄氧层；和/或

沉积形成厚度为1-20纳米的上述氧化铝层。

在上述制造方法的一实施例中，可选的，沉积形成厚度为1-10纳米的上述氮化硅层或薄氧层；和/或

沉积形成厚度为1-10纳米的上述氧化铝层。

在上述制造方法的一实施例中，可选的，上述制造方法还包括：

形成穿过上述叠层封装结构并与上述栅极、源极、漏极电连接的接触。

在上述制造方法的一实施例中，可选的，形成上述接触进一步包括：

在上述氧化铝层上形成中间介质层；

对应上述栅极、源极、漏极的接触区域对上述中间介质层进行刻蚀，并停止在上述氧化铝层；

基于所暴露的氧化铝层对上述叠层封装结构进行切挖工艺，以形成暴露上述栅极、源极、漏极的接触区域的接触孔；以及

在上述接触孔中填充接触介质以形成上述接触。

根据本发明所提供的cmos晶体管及其制造方法，能够产生如下的技术效果：

(1)优越的氢阻断能力；

(2)出色的蚀刻停止层，可改善接触ct蚀刻量并防止结点穿通；

(3)附加的氢吸收层(氧化铝层)可阻止氢扩散；

(4)由于高压场强下的较高漏电能力，氧化铝层还有助于降低工艺引起的充电损坏。

根据本发明所提供的cmos晶体管及其制造方法，能够通过提供氢h的叠层封装阻挡层来提高cmos可靠性并提供更好的接触ct蚀刻停止的方法。在本发明所提供的cmos晶体管结构及其制造方法中，应用叠层封装阻挡层来提供更好的氢h阻挡能力，以改善热载流子效应(hci)和负偏压温度不稳定性(nbti)。同时增强接触ct蚀刻停止能力，以改善接触ct刻蚀量并减少结穿通。本发明所提供的叠层封装阻挡层是由薄的氮化硅和氧化铝组成的，这在h阻挡和蚀刻停止方面都非常出色。尤其叠层封装阻挡层中的氧化铝层还可以吸收氢，进一步阻止氢扩散到晶体管的栅极氧化物区域，并有助于降低等离子体注入损伤(pid，plasmainduceddamage)的影响。并且还能够提高采用本发明的一方面所提供的cmos晶体管构成外围电路的三维存储器的性能。

附图说明

在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本发明的上述特征和优点。在附图中，各组件不一定是按比例绘制，并且具有类似的相关特性或特征的组件可能具有相同或相近的附图标记。

图1-7示出了根据本发明所提供的cmos晶体管结构的制造方法执行各个步骤后的cmos晶体管结构。

图8示出了本发明一方面所提供的三维存储器一实施例的结构示意图。

图9示出了本发明一方面所提供的三维存储器另一实施例的结构示意图。

附图标记

100衬底

200栅极

201栅极绝缘层

202栅极功函数层

203侧墙

301第一封装层

302氧化铝层

400层间介质层

500接触孔

501接触孔

600接触

800三维存储器

w810存储电路

w820外围电路

900三维存储器

w910存储电路

w920外围电路

具体实施方式

以下结合附图和具体实施例对本发明作详细描述。注意，以下结合附图和具体实施例描述的诸方面仅是示例性的，而不应被理解为对本发明的保护范围进行任何限制。

本发明涉及半导体工艺与器件。更具体的，本发明的实施例提供一种cmos晶体管结构及其制造方法。根据本发明所提供的cmos晶体管结构及其制造方法，能够具有优越的氢阻断能力，并且具有出色的蚀刻停止层，可改善接触ct蚀刻量并防止结点穿通。本发明所提供的附加的氢吸收层(氧化铝层)可阻止氢扩散，并且由于高压场强下的较高漏电能力，氧化铝层还有助于降低工艺引起的充电损坏。

给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。

在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。

请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。

注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。

如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。

如上所述，为了解决现有技术中采用单层sin作为cmos晶体管的封装层存在的问题，本发明提供了一种cmos晶体管及其制造方法，请参考图1-图7来理解本发明所提供的cmos晶体管及其制造方法的具体实施方式。

首先，请参考图1，在图1中，已经经过传统的cmos晶体管制造工艺流程形成了平面晶体管，cmos晶体管包括衬底100，以及形成在衬底100上的栅极200。上述的衬底100可以是诸如硅晶圆的半导体晶圆。可选地或额外地，衬底100可以包括元素半导体材料、化合物半导体材料和/或合金半导体材料。元素半导体材料的实例可以是但不限于晶体硅、多晶硅、非晶硅、锗和/或金刚石。化合物半导体材料的实例可以是但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可以是但不限于sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp。

栅极200与衬底100之间具有栅极绝缘层201，上述栅极绝缘层201可选的可以为氧化硅等材质。栅极200还可以包括各种功函数层202，功函数层202中可以包括多个层，形成功函数层202的多个层包括但不限于金属材质、硅化物材质、绝缘物材质等的组合，本领域技术人员可以根据实际需要调整构成栅极的各个功函数层。并且，如图1所示出的，经过传统工艺所已经形成有带有侧墙203的栅极结构。上述侧墙203可以起到定义cmos晶体管源漏极距离、保护功函数层等等各种作用。

请进一步参考图2，图2示出了已经通过常规工艺形成了覆盖衬底100以及栅极200的封装结构的第一层，即第一封装层301。上述第一封装层可以为常规的薄氧层或者氮化硅层。并且上述的第一封装层301的厚度可以为1-20纳米，在一优选地实施例中，上述第一封装层301的厚度可以为1-10纳米。

可以理解的是，在现有的cmos晶体管结构中，为了使得封装层具有较好地氢阻挡能力，从而能够改善热载流子效应(hci)和负偏压温度不稳定性(nbti)。通常需要加厚封装层的厚度，才能够保证较为可靠的氢阻挡能力。较厚的封装层导致了cmos晶体管结构的特征尺寸无法进一步缩小，而降低封装层的厚度又会导致氢阻挡能力变弱，热载流子效应(hci)和负偏压温度不稳定性(nbti)严重影响器件电特性能。

而根据本发明所提供的实施例，由于后续所形成的第二封装层具有优异的氢阻挡能力，因此，可以不用可以增加第一封装层301的厚度(同时也不同增加叠层封装层的厚度)来起到提高氢阻挡能力的作用，以改善热载流子效应(hci)和负偏压温度不稳定性(nbti)。也就是说，能够在保证氢阻挡能力不变的情况下，在热载流子效应(hci)和负偏压温度不稳定性(nbti)能够得以改善和控制的情况下，控制降低封装层的厚度，从而能够控制cmos晶体管结构的特征尺寸的减小。

在形成了第一封装层301之后，在第一封装层301的上方形成覆盖第一封装层301的第二封装层以使得第一封装层和第二封装层共同组成叠层封装层来更好地保证氢阻挡能力，改善热载流子效应(hci)和负偏压温度不稳定性(nbti)。为了保证氢阻挡能力，第二封装层为氧化铝层302，图3示出了在第一封装层301上方形成氧化铝层302后的结构图。

在一实施例中，上述的氧化铝层302的厚度可以为1-20纳米，在一优选地实施例中，上述氧化铝层302的厚度可以为1-10纳米。在上述的实施例中，所形成的氧化铝层302具有较好的保形性和致密性，可以理解的是，本领域技术人员可以采用原子层沉积(ald，atomiclayerdeposition)等方式实现上述氧化铝层302具有较好的保形性和致密性。从而保证氧化铝层302能够具有较为优异的氢阻挡能力，以改善热载流子效应(hci)和负偏压温度不稳定性(nbti)。

需要注意的是，虽然仅示出了氧化铝层302位于第一封装层301上方的实施例的图示，但可以理解的是，在本发明提供的cmos晶体管的另一方面，上述的氧化铝层亦可以形成在第一封装层301的上方。氧化铝层与第一封装层的相对位置关系不应不当地限制本发明的保护范围。

在本发明所提供的cmos晶体管结构中，由于提供了包括第一封装层301和氧化铝层302的叠层封装层，尤其，氧化铝能够用来吸收氢，因此能够具有更好的氢阻挡能力，以改善热载流子效应(hci)和负偏压温度不稳定性(nbti)。由于叠层封装层具有优异的氢阻挡能力，在相同的厚度情况下，能够起到相同的改善热载流子效应(hci)和负偏压温度不稳定性(nbti)的作用，因此，能够满足半导体规模扩大所引起的器件关键尺寸的减小。

更进一步的，由于氧化铝层还能用作吸收氢，能够进一步阻挡氢扩散到晶体管的栅氧化物区，从而有助于降低等离子体诱导充电损伤(pid，plasma-inducedchargingdamage)。具体的，由于氧化铝层302的存在可以把电荷带走，也就是说，在高电场的情况下，氧化铝层的漏电性要较之现有的封装层(例如氧化硅或氮化硅)更高，能够有效避免高场强的形成。同时，氧化铝层在低电场下仍然是良好的绝缘体，因此，叠层封装层被证实有助于降低pid。

不仅如此，由氮化硅或氧化硅以及氧化铝所组成的叠层封装层在阻挡氢和用作刻蚀停止层方面都是十分优越的。现有技术在后续的接触孔的形成中，由于不具有效果较好的刻蚀接触停止层，从而导致接触孔的刻蚀容易损伤硅衬底，导致节点穿通而漏电。因此，需要改进后段工艺中接触孔的形成。请参考图4-6来进一步理解本发明所提供的叠层封装层能够被用作停止层，以改善接触孔的形成，改善接触ct刻蚀量并减少结穿通。

首先请参考图4，图4示出了在形成了叠层封装层之后在其上方形成覆盖叠层封装层以及cmos晶体管的层间介质层400。可以理解的是，上述的层间介质层400可以通过现有或将有的半导体工艺形成，并且可以根据不同的半导体工艺，对所形成的层间介质层400适当地进行机械掩膜，以保证层间介质层400表面的平整性。

由于在层间介质层400中需要形成贯穿层间介质层400以引出cmos晶体管的接触，以在后段工艺中再次通过引线将cmos晶体管引出，以实现cmos晶体管的各种控制。

请参考图5-6，由于本发明优选的实施例所提供的叠层封装层的上层为氧化硅层302，通常与层间介质层400具有较高的刻蚀选择比，因此，在刻蚀的过程中，比较容易控制形成接触(ct，contact)的接触孔停止在氧化铝层302表面，从而能够保证接触孔的形貌较为优异，请参见图5所示出的停止在氧化铝层302表面的接触孔500，可以理解的是，接触孔500在衬底的高度方向上贯穿层间介质层400。本领域技术人员可以根据需要采用现有或将有的湿法刻蚀来形成上述的接触孔500。

由于接触孔需要引出cmos晶体管的源漏极，因此，还需要进一步对接触孔500进行处理以重新暴露出cmos晶体管的源漏极。由于包含氧化铝层的叠层封装层的材料特性，可以通过可控的切挖工艺(冲孔工艺，punch)来形成贯穿叠层封装层的接触孔501，如图6所示出的，并且通过可控的切挖工艺能够保证接触孔的形成不会损伤到硅衬底，尤其是源漏极区域。

在形成了暴露cmos晶体管源漏极的接触孔后，请参考图7，在接触孔中填出金属钨以形成cmos晶体管的接触600，从而完成半导体器件的后段工艺(beol，backendofline)。

根据本发明所提供的cmos晶体管结构及其制造方法，能够通过提供氢h的叠层封装阻挡层来提高cmos可靠性并提供更好的接触ct蚀刻停止的方法。在本发明所提供的cmos晶体管结构及其制造方法中，应用叠层封装阻挡层来提供更好的氢h阻挡能力，以改善热载流子效应(hci)和负偏压温度不稳定性(nbti)。同时增强接触ct蚀刻停止能力，以改善接触ct刻蚀量并减少结穿通。本发明所提供的叠层封装阻挡层是由薄的氮化硅和氧化铝组成的，这在h阻挡和蚀刻停止方面都非常出色。尤其叠层封装阻挡层中的氧化铝层还可以吸收氢，进一步阻止氢扩散到晶体管的栅极氧化物区域，并有助于降低等离子体注入损伤(pid，plasmainduceddamage)的影响。

因此，已经描述了本发明所提供的cmos晶体管结构及其制造方法的实施例。尽管已经关于特定的示例性实施例描述了本公开，但将明显的是，可以对这些实施例做出各种修改和改变而不偏离本公开的更广泛的精神和范围。因此，本说明书和附图应被视为是说明性的含义而不是限制性的含义。

进一步的，本发明还提供了一种三维存储器，具体包括外围电路和存储电路，上述外围电路包括如上述cmos晶体管的任一实施例。可以理解的是，上述的存储电路可以包括现有或将有的三维存储器的存储电路的具体结构，例如，至少包含有栅极层的堆叠层、共源线、字线、沿三维存储器高度方向贯穿上述堆叠层的沟道孔、位于上述沟道孔内的沟道层，以及接触上述沟道层的漏极，上述漏极与上述位线触点电连接。存储电路的具体结构不应不当地限制本发明的保护范围。

上述的外围电路可以包括现有或将有的三维存储器的外围电路的具体结构，例如，至少包含多个晶体管以及引出晶体管的外围互联层。本发明所提供的三维存储器中的上述多个晶体管中的至少一个是本发明的一方面所提供的cmos晶体管结构。可以理解的是，本领域技术人员可以根据需要通过本发明的一方面提供的cmos晶体管的制造方法或者现有或将有的其他半导体制造工艺形成多个晶体管中的其余晶体管。外围电路的具体结构不应不当地限制本发明的保护范围。

在上述三维存储器的一实施例中，可选的，上述外围电路与存储电路在上述垂直于上述衬底的方向上堆叠设置，请结合图8来理解上述实施例，可以从图8中看到，三维存储器800包括存储电路w810以及外围电路w820，并且存储电路w810以及外围电路w820是在衬底的高度方向上堆叠设置的，图8中示出了将外围电路w820设置在存储电路w810的上方。在其他实施例中，外围电路亦可以设置在存储电路的下方。

在上述三维存储器的另一实施例中，上述外围电路在平行于上述衬底的方向上位于上述存储电路的一侧。请结合图9来理解上述实施例，可以从图9中看到，三维存储器900包括存储电路w910以及外围电路w920，并且外围电路w920在平行于衬底的方向上位于存储电路w910的一侧，图9中示出了将外围电路w920设置在存储电路w910的右侧。

本领域技术人员可以理解的是，在本发明所提供的三维存储器中，存储电路以及外围电路的相对位置不应不当地限制本发明关于三维存储器的保护范围。

根据本发明的一方面所提供的三维存储器，尤其其所包含的外围电路中的cmos器件采用了本发明的另一方面所提供的cmos晶体管结构，因此，借助于叠层封装阻挡层，能够有效改善cmos晶体管的性能，从而能够有效地改善外围电路的性能，进而改善三维存储器的性能。

因此，已经描述了本发明所提供的三维存储器、cmos晶体管结构及其制造方法的各种实施例。尽管已经关于特定的示例性实施例描述了本公开，但将明显的是，可以对这些实施例做出各种修改和改变而不偏离本公开的更广泛的精神和范围。因此，本说明书和附图应被视为是说明性的含义而不是限制性的含义。

应当理解的是，本说明书将不用于解释或限制权利要求的范围或意义。此外，在前面的详细描述中，可以看到的是，各种特征被在单个实施例中组合在一起以用于精简本公开的目的。本公开的此方法不应被解释为反映所要求保护的实施例要求比在每个权利要求中明确列举的特征更多的特征的目的。相反，如所附权利要求所反映的，创造性主题在于少于单个所公开的实施例的所有特征。因此，所附权利要求据此并入详细描述中，其中每个权利要求独立地作为单独的实施例。

在该描述中提及的一个实施例或实施例意在结合该实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书中各处出现的短语一个实施例不一定全部指的是同一实施例。