封装衬底和其制造方法与流程

1.本公开涉及一种封装衬底和其制造方法，且更特定来说，涉及一种具有较薄厚度和足够的结构强度的封装衬底和其制造方法。


背景技术：

2.由于紧凑的大小和高性能已成为对消费型电子和通信产品的典型要求，因此半导体装置封装预期拥有优良的电性质、较薄总厚度和大量的i/o端口。为了提供足够的结构强度以用于支撑半导体管芯和形成于其上的电子组件，封装衬底需要足够厚。通常，封装衬底的厚度需要超过100微米以提供足够的结构强度。然而，封装衬底的较厚厚度增加了半导体装置封装的总厚度。
3.因此，需要研发一种具有较薄厚度但具有足够的结构强度的封装衬底，以满足对消费型电子和通信产品的紧凑性要求。


技术实现要素：

4.本公开的一个方面涉及一种封装衬底。在一些实施例中，所述封装衬底包含电路层、光学固化介电层、多个阻挡层和牺牲层。所述电路层包含多个导电衬垫。所述光学固化介电层具有上表面和与所述上表面相对的下表面。所述光学固化介电层覆盖所述电路层，且所述导电衬垫的第一表面至少部分地从所述光学固化介电层的所述上表面暴露。所述阻挡层分别安置在通过所述光学固化介电层暴露的所述导电衬垫的所述第一表面上。所述牺牲层安置在所述光学固化介电层上且覆盖所述阻挡层。
5.本公开的另一方面涉及一种制造封装衬底的方法。在一些实施例中，所述方法包含以下操作。形成包含多个导电衬垫的电路层。形成光敏材料以覆盖所述导电衬垫。光学地固化所述光敏材料以形成具有多个开口的光学固化介电层，所述多个开口部分地暴露所述导电衬垫的第一表面。在所述开口中所述导电衬垫的所述第一表面上形成多个阻挡层。在所述光学固化介电层上和所述阻挡层上形成牺牲层。
6.本公开的另一方面涉及一种制造半导体装置封装的方法。在一些实施例中，所述方法包含以下操作。设置上文所提及的封装衬底。将管芯安置在所述光学固化介电层上且使所述管芯电连接到所述导电衬垫。在所述光学固化介电层上形成模制层以包封所述管芯。从所述光学固化介电层和所述阻挡层去除所述牺牲层。在所述阻挡层上形成多个电导体。
附图说明
7.当结合附图阅读时，从以下详细描述容易地理解本公开的一些实施例的方面。各种结构可能未按比例绘制，且各种结构的尺寸可出于论述清晰起见任意增大或减小。
8.图1是根据本公开的一些实施例的封装衬底的示意性横截面图。
9.图1a、图1b和图1c是根据本公开的一些实施例的图1中的封装衬底1的区a的示意
性横截面图。
10.图2a、图2b、图2c、图2d、图2e、图2f和图2g说明根据本公开的一些实施例的制造封装衬底和半导体装置封装的操作。
11.图3是根据本公开的一些实施例的封装衬底2的示意性横截面图。
12.图4a、图4b、图4c和图4d说明根据本公开的一些实施例的制造封装衬底和半导体装置封装的操作。
13.图5a和图5b说明根据本公开的一些实施例的制造封装衬底和半导体装置封装的操作。
14.图6是根据本公开的一些实施例的封装衬底3的示意性横截面图。
15.图7a、图7b、图7c、图7d、图7e和图7f说明根据本公开的一些实施例的制造封装衬底和半导体装置封装的操作。
16.图8是根据本公开的一些实施例的封装衬底4的示意性横截面图。
17.图9a、图9b、图9c、图9d和图9e说明根据本公开的一些实施例的制造封装衬底和半导体装置封装的操作。
具体实施方式
18.以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下描述组件和布置的具体实例以阐明本公开的某些方面。当然，这些具体实例只是实例且并不意图为限制性的。举例来说，在以下描述中，在第二特征上方或在第二特征上形成第一特征可包含第一特征与第二特征直接接触地形成或安置的实施例，且也可包含在第一特征与第二特征之间形成或安置额外特征，使得第一特征与第二特征不直接接触的实施例。另外，本公开可在各种实例中重复参考数字和/或字母。这一重复是出于简单和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
19.如本文中所使用，为易于描述，本文中可使用例如“在
……
之下”、“在
……
下方”、“在
……
之上”、“在
……
上方”、“在
……
上”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“侧”和其类似物的空间相对术语来描述如图中所说明的一个组件或特征与另一组件或特征的关系。除了图中所描绘的定向以外，空间相对术语也意图涵盖装置在使用或操作中的不同定向。装置可以其它方式定向(旋转90度或处于其它定向)且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当将组件称为“连接到”或“耦合到”另一组件时，其可直接连接到或耦合到另一组件，或可存在介入组件。
20.本公开提供具有较薄厚度和较强鲁棒性的封装衬底。封装衬底可配置成支撑半导体管芯和/或电子组件，且可配置成使半导体管芯和电子组件电连接到外部电子装置，例如印刷电路板。封装衬底可以是包含暂时支撑电路层的牺牲层的中间产品。牺牲层可增强封装衬底的结构强度，且可在半导体管芯和/或电子组件形成且通过包封体进行包封之后容易地去除。因此，可减小最终产品(例如半导体装置封装)的总厚度。光学固化介电层可通过光学固化(例如uv固化)而非研磨来图案化，且因此对研磨工艺的厚度公差不需要额外厚度。因此，可进一步薄化封装衬底的厚度。
21.如本文中所使用，术语“光学固化介电层”可指能够通过光学固化来图案化的介电层。在一些实施例中，光学固化介电层可通过以下操作来形成：使用例如uv光的照射通过光
掩模光学地固化光敏介电材料，并使固化的光敏介电材料显影。
22.图1是根据本公开的一些实施例的封装衬底1的示意性横截面图。如图1中所展示，封装衬底1包含电路层30、光学固化介电层40、多个阻挡层42和牺牲层50。电路层30可包含多个导电衬垫32。导电衬垫32可各自包含第一表面32s1、与第一表面32s1相对的第二表面32s2，和使第一表面32s1连接到第二表面32s2的边缘32e。电路层30可进一步包含导电迹线34。导电迹线34可各自包含第一表面34s1、与第一表面34s1相对的第二表面34s2，和使第一表面34s1连接到第二表面34s2的边缘34e。在一些实施例中，导电衬垫32的宽度可比导电迹线34的宽度更宽，但不限于此。在一些实施例中，导电迹线34和导电衬垫32可包含导电材料，例如金属，包含铜或其类似物。在一些实施例中，导电迹线34和导电衬垫32的厚度可实质上相等且安置在实质上相同的水平水平面处。
23.光学固化介电层40包含上表面40u和与上表面40u相对的下表面40l。在一些实施例中，光学固化介电层40的上表面40u可以是用于安置电导体(例如焊料)的封装衬底1的焊料侧(球侧)，且下表面40l可以是用于安置电子组件(例如管芯)的封装衬底1的组件侧。光学固化介电层40可覆盖电路层30，且导电衬垫32的第一表面32s1至少部分地从光学固化介电层40的上表面40u暴露，而导电迹线34的第一表面34s1可由光学固化介电层40覆盖。在一些实施例中，导电衬垫32的边缘32e和导电迹线34的边缘34e由光学固化介电层40覆盖。电路层30可包含单层电路层，且导电衬垫32的第二表面32s2和导电迹线34的第二表面34s2可从光学固化介电层40的下表面40l暴露。在一些实施例中，导电衬垫32的第二表面32s2、导电迹线34的第二表面34s2和光学固化介电层40的下表面40l可实质上共面。在一些实施例中，导电衬垫32的第一表面32s1和导电迹线34的第一表面34s1可实质上共面。在一些实施例中，导电衬垫32的第一表面32s1和/或第二表面32s2配置成收纳电连接器，例如焊料球、焊料凸块、金属支柱、金属柱或其类似物。在一些实施例中，导电迹线34的第二表面34s2可配置成收纳电连接器，例如焊料球、焊料凸块、金属支柱、金属柱或其类似物。
24.电路层30可至少部分地嵌入在光学固化介电层40中，且相邻的导电迹线34和/或导电衬垫32可由光学固化介电层40间隔开。光学固化介电层40可部分地覆盖导电迹线34和导电衬垫32。由于电路层30嵌入在光学固化介电层40中，所以电路层30和光学固化介电层40的总厚度可主要由光学固化介电层40的厚度决定。在一些实施例中，光学固化介电层40的厚度实质上等于50微米或比50微米薄、比40微米薄或甚至更薄以满足较薄厚度要求。
25.光学固化介电层40的材料可包含光敏材料，例如光致抗蚀剂。光学固化介电层40可图案化以通过光学地固化光敏材料来暴露导电衬垫32。因此，在使光学固化介电层40图案化时不损坏导电衬垫32。另外，由于对研磨工艺的厚度公差不需要额外厚度，所以光学固化介电层40允许最小化导电衬垫32的厚度。因此，可进一步薄化封装衬底1的厚度。
26.阻挡层42分别安置在通过光学固化介电层40暴露的导电衬垫32的第一表面32s1上。牺牲层50安置在光学固化介电层40上且覆盖阻挡层42。牺牲层50覆盖光学固化介电层40的上表面40u和导电衬垫32的第一表面32s1。在一些实施例中，牺牲层50可包含导电层，例如铜层。在一些实施例中，导电层可通过电镀形成。阻挡层42也可称作预镀框架(ppf)或蚀刻终止层。阻挡层42的材料与牺牲层50的材料不同，使得阻挡层42与牺牲层50可具有相异蚀刻选择性。因此，阻挡层42可配置作为蚀刻牺牲层50期间的蚀刻终止层，且在去除牺牲层50期间不损坏导电衬垫32。阻挡层42的材料的实例可包含但不限于镍(ni)、钯(pd)、金
(au)或其组合，且牺牲层50和导电衬垫32的材料的实例可包含但不限于铜。阻挡层42可以是包含镍(ni)、钯(pd)、金(au)或其合金的单层结构，或具有各自包含镍(ni)、钯(pd)或金(au)的层的多层结构。
27.在一些实施例中，阻挡层42与牺牲层50之间和阻挡层42与导电衬垫32之间不存在气隙。借助于实例，阻挡层42可与导电衬垫32的第一表面32s1和牺牲层50接触。由于阻挡层42与牺牲层50之间和阻挡层42与导电衬垫32之间未形成气隙，所以可避免因连续热工艺期间的气泡而导致的爆裂问题(popcorn issue)。
28.图1a、图1b和图1c是根据本公开的一些实施例的图1中的封装衬底1的区a的示意性横截面图。如图1a中所展示,阻挡层42的表面42s可低于光学固化介电层40的上表面40u。牺牲层50的一部分可与光学固化介电层40接合(engaged)。如图1b中所展示，阻挡层42的表面42s可与光学固化介电层40的上表面40u实质上共面。如图1c中所展示，阻挡层42的表面42s可高于光学固化介电层40的上表面40u。阻挡层42可部分地覆盖光学固化介电层40的上表面40u。在一些实施例中，阻挡层42的表面42s可包含凸表面。
29.在一些实施例中，封装衬底1是中间产品。牺牲层50可配置作为暂时增强层以支撑具有较薄厚度的光学固化介电层40和电路层30。牺牲层50将在管芯和/或其它组件形成于光学固化介电层40的下表面40l上之后去除。牺牲层50的厚度可选择以小于、等于或大于光学固化介电层40的厚度，只要牺牲层50可为光学固化介电层40提供足够的支撑即可。因此，由牺牲层50支撑的光学固化介电层40和电路层30可在运送和连续工艺期间进行处置。借助于实例，牺牲层的厚度与光学固化介电层40的厚度的厚度总和实质上等于或大于约50微米、实质上等于或大于约80微米、实质上等于或大于约90微米、实质上等于或大于约100微米、实质上等于或大于约110微米或甚至更大。在一些实施例中，具有所嵌入电路层30的光学固化介电层40的总厚度在约10微米与40微米范围内，且牺牲层50的厚度可以是具有所嵌入电路层30的光学固化介电层40的总厚度的约一到十倍，以使得牺牲层50的结构强度足以向具有所嵌入电路层30的光学固化介电层40提供支撑力。借助于实例，具有所嵌入电路层30的光学固化介电层40的总厚度是约10微米，且牺牲层50的厚度在约10微米到约100微米范围内。
30.图2a、图2b、图2c、图2d、图2e、图2f和图2g说明根据本公开的一些实施例的制造封装衬底和半导体装置封装的操作。如图2a中所展示，设置载体10，例如玻璃载体、塑料载体或半导体载体。晶种层12可视情况形成于载体10上。晶种层12可包含通过无电电镀或其它合适的工艺形成的薄金属层，例如薄铜层。
31.如图2b中所展示，电路层30随后形成于载体10上。电路层30包含多个导电衬垫32和导电迹线34。在一些实施例中，具有多个开口14h的抗蚀剂层14形成于载体10上，且导电迹线34和导电衬垫32形成于开口14h中。抗蚀剂层14可包含光敏材料(例如光致抗蚀剂)，且开口14h可通过曝光和显影(exposure and development)操作来形成。电路层30的材料可包含金属，例如铜。在一些实施例中，电路层30包含单层结构，且导电迹线34和导电衬垫32可通过晶种层12上的同一电镀形成。因此，导电迹线34和导电衬垫32可在厚度上实质上相等。
32.如图2c中所展示，可去除抗蚀剂层14。光敏材料20随后形成于覆盖电路层30的载体10上。光敏材料20可包含光致抗蚀剂材料，且可通过曝光和显影操作图案化。如图2d中所
展示，光敏材料20随后光学地固化以形成具有多个开口40h的光学固化介电层40，所述多个开口40h至少部分地暴露导电衬垫32的第一表面32s1。在一些实施例中，不需要例如研磨工艺的薄化工艺来暴露导电衬垫32的第一表面32s1，且将不损坏导电衬垫32。此外，导电衬垫32的厚度可设计成尽可能薄，这是因为对薄化工艺的厚度公差不需要额外厚度。多个阻挡层42形成于导电衬垫32的第一表面32s1上的开口40h中。阻挡层42可通过电镀或其它合适的工艺来形成。
33.如图2e中所展示，牺牲层50形成于光学固化介电层40上和阻挡层42上。在一些实施例中，牺牲层50包含导电层(例如铜层)，且可通过电镀或其它适合的工艺来形成。牺牲层50可帮助支撑光学固化介电层40和电路层30，且因此载体10可从光学固化介电层40去除。在存在晶种层12的情况下，可通过(例如)蚀刻来处理光学固化介电层40的下表面40l以去除晶种层12，从而形成如图1中所说明的封装衬底1。在一些实施例中，在表面处理之后，导电衬垫32的第二表面32s2可略微低于光学固化介电层40的下表面40l或与所述下表面40l共面。
34.如图2f中所展示，多个管芯60可安置在光学固化介电层40上且电连接到导电迹线34。在一些实施例中，管芯60以倒装芯片的方式电连接到电路层30。举例来说，管芯60可包含电端子60p(例如面朝电路层30的接合衬垫)且通过导电结构62(例如焊料凸块、铜柱或其类似物)电连接到导电迹线34和/或导电衬垫32。在一些其它实施例中，管芯60可通过引线接合电连接到导电迹线34和/或导电衬垫32。模制层70可形成于光学固化介电层40上以包封管芯60。模制层70可包含模制原料(例如环氧树脂)和填料(例如氧化硅填料)，且可通过用模套(mold chase)进行模制操作来形成。在一些实施例中，模制层70与光学固化介电层40接触。
35.如图2g中所展示，去除牺牲层50以暴露阻挡层42。牺牲层50可通过蚀刻或其它适合的工艺来去除。阻挡层42的材料与牺牲层50的材料不同，使得阻挡层42与牺牲层50可具有相异蚀刻选择性。因此，阻挡层42可配置作为蚀刻牺牲层50期间的蚀刻终止层，且在去除牺牲层50期间不损坏导电衬垫32。阻挡层42的材料的实例可包含但不限于镍(ni)、钯(pd)、金(au)或其组合，且牺牲层50和导电衬垫32的材料的实例可包含但不限于铜。阻挡层42可以是包含镍(ni)、钯(pd)、金(au)或其合金的单层结构，或具有各自包含镍(ni)、钯(pd)或金(au)的层的多层结构。
36.多个电导体80(例如焊料球)可形成于导电衬垫32的第一表面32s1上以有助于与外部电子组件(例如印刷电路板(pcb)或其类似物)的外部电连接。可实行单切以将封装衬底1、管芯60和模制层70分割成多个半导体装置封装100。
37.封装衬底1包含嵌入在光学固化介电层40中的电路层20，且因此可减小封装衬底1的厚度。电路层30和光学固化介电层40暂时由牺牲层50支撑，所述牺牲层50增强封装衬底1的结构强度且允许在连续制造操作中载送和处置封装衬底1。牺牲层50可在其它电子组件(例如半导体管芯)安置在封装衬底1上之后去除，且因此可减小半导体装置封装100的总厚度。
38.本公开的封装衬底和制造方法不限于上文所描述的实施例，且可根据其它实施例来实施。为了简化描述且为了在本公开的各种实施例之间方便比较，以下实施例的类似组件以相同数字标记且可能不冗余地描述。
39.图3是根据本公开的一些实施例的封装衬底2的示意性横截面图。如图3中所展示，与如图1中所说明的封装衬底1相比，封装衬底2的导电衬垫32和导电迹线34的布局可与封装衬底1的布局不同。在一些实施例中，封装衬底2可配置成通过引线接合来电连接半导体管芯。
40.图4a、图4b、图4c和图4d说明根据本公开的一些实施例的制造封装衬底和半导体装置封装的操作。如图4a中所展示，晶种层12、电路层30和光学固化介电层40可形成于载体10上。晶种层12、电路层20和光学固化介电层40可通过与在图2a到图2d中所说明的操作类似的操作来形成。如图4b中所展示，多个阻挡层42形成于导电衬垫32的第一表面32s1上的开口40h中。阻挡层42可通过电镀或其它合适的工艺来形成。牺牲层50形成于光学固化介电层40上和阻挡层42上。牺牲层50可帮助支撑光学固化介电层40和电路层30，且因此载体10和晶种层12可从光学固化介电层40去除以形成如图3中所说明的封装衬底2。
41.如图4c中所展示，接合衬垫36可形成于导电衬垫32上。多个管芯60可安置在光学固化介电层40上且电连接到导电衬垫32。在一些实施例中，管芯60可包含电端子60p，例如与电路层30相对的接合衬垫。管芯60的非有源表面可通过管芯贴合膜(daf)64粘着到光学固化介电层40，且管芯60可通过接合线66电连接到接合衬垫36。接合衬垫36的材料可如此选择以增强接合线66与接合衬垫36之间的粘着力。接合衬垫36的材料可与导电衬垫32的材料不同。举例来说，接合衬垫36的材料可包含金(au)。模制层70可形成于光学固化介电层40上以包封管芯60。模制层70可包含模制原料(例如环氧树脂)和填料(例如氧化硅填料)，且可通过用模套进行模制操作来形成。在一些实施例中，模制层70可与光学固化介电层40接触且包封接合线66。
42.如图4d中所展示，去除牺牲层50以暴露阻挡层42。牺牲层50可通过蚀刻或其它适合的工艺来去除。阻挡层42的材料与牺牲层50的材料不同，使得阻挡层42与牺牲层50可具有相异蚀刻选择性。因此，阻挡层42可配置作为蚀刻牺牲层50期间的蚀刻终止层，且在去除牺牲层50期间不损坏导电衬垫32。多个电导体80(例如焊料球)可形成于导电衬垫32的第一表面32s1上以有助于与外部电子组件(例如印刷电路板(pcb)或其类似物)的外部电连接。可实行单切以将封装衬底2、管芯60和模制层70分割成多个半导体装置封装200。
43.图5a和图5b说明根据本公开的一些实施例的制造封装衬底和半导体装置封装的操作。如图5a中所展示，与图4a到图4d中所说明的操作相比，接合衬垫36在导电衬垫32形成之前形成于载体10或晶种层12上。因此，接合衬垫36可部分地嵌入在如图5b中所展示的导电衬垫32中。
44.图6是根据本公开的一些实施例的封装衬底3的示意性横截面图。如图6中所展示，与如图1中所说明的封装衬底1相比，电路层30包含多层电路层。电路层30可包含第一子电路层301、介电层30d和第二子电路层302。第一子电路层301和第二子电路层302可形成于不同工艺中。第一子电路层301可包含导电衬垫32的第一部分321，且导电衬垫32的第一部分321可包含导电衬垫32的第二表面32s2。介电层30d安置在光学固化介电层40的下表面40l上且部分地覆盖导电衬垫32的第一部分321。介电层30d的材料可包含有机介电材料或无机介电材料。第二子电路层302包含导电衬垫32的第二部分322，且导电衬垫32的第二部分322部分地由光学固化介电层40覆盖并且可包含导电衬垫32的第一表面32s1。阻挡层42分别安置在通过光学固化介电层40暴露的导电衬垫32的第一表面32s1上。牺牲层50安置在光学固
化介电层40上且覆盖阻挡层42。
45.图7a、图7b、图7c、图7d、图7e和图7f说明根据本公开的一些实施例的制造封装衬底和半导体装置封装的操作。如图7a中所展示，晶种层12可形成于载体10上。电路层30随后形成于载体10上。在一些实施例中，电路层30通过如图7a和图7b中所说明的操作来形成。如图7a中所展示，导电衬垫32的多个第一部分321和导电迹线34的第一部分341形成于载体10上。在一些实施例中，导电衬垫32的第一部分321和导电迹线34的第一部分341可通过电镀形成且由抗蚀剂层图案化。如图7b中所展示，介电层30d形成于导电衬垫32的第一部分321和导电迹线34的第一部分341上。介电层30d图案化以部分地暴露导电衬垫32的第一部分321。在一些实施例中，介电层30d可通过打孔来图案化。在一些实施例中，介电层30d可包含光敏材料且通过光学固化来图案化。导电衬垫32的多个第二部分322和导电迹线34的第二部分342形成于介电层30d上。导电衬垫32的第二部分322可穿透介电层30d以电连接导电衬垫32的第一部分321。导电迹线34的第二部分342可直接连接到导电迹线34的第一部分341，或通过导电衬垫32电连接到导电迹线34的第一部分341。
46.如图7c中所展示，光学固化介电层40形成于介电层30d上。光学固化介电层40可通过光学固化来图案化以形成至少部分地暴露导电衬垫32的第一表面32s1的多个开口40h。多个阻挡层42形成于导电衬垫32的第一表面32s1上的开口40h中。阻挡层42可通过电镀或其它合适的工艺来形成。
47.如图7d中所展示，牺牲层50形成于光学固化介电层40上和阻挡层42上。在一些实施例中，牺牲层50包含导电层(例如铜层)，且可通过电镀或其它适合的工艺来形成。牺牲层50可帮助支撑光学固化介电层40和电路层30，且因此载体10和晶种层12可从光学固化介电层40去除。在存在晶种层12的情况下，可通过(例如)蚀刻来处理光学固化介电层40的下表面40l以去除晶种层12，从而形成如图3中所说明的封装衬底3。在一些实施例中，在表面处理之后，导电衬垫32的第二表面32s2可略微低于光学固化介电层40的下表面40l或与所述下表面40l共面。
48.如图7e中所展示，多个管芯60可安置在光学固化介电层40上且电连接到导电迹线34和/或导电衬垫32。在一些实施例中，管芯60以倒装芯片的方式电连接到电路层30。模制层70可形成于光学固化介电层40上以包封管芯60。模制层70可包含模制原料(例如环氧树脂)和填料(例如氧化硅填料)，且可通过用模套进行模制操作来形成。在一些实施例中，模制层70与光学固化介电层40接触。
49.如图7f中所展示，去除牺牲层50以暴露阻挡层42。牺牲层50可通过蚀刻或其它适合的工艺来去除。阻挡层42的材料与牺牲层50的材料不同，使得阻挡层42与牺牲层50可具有相异蚀刻选择性。因此，阻挡层42可配置作为蚀刻牺牲层50期间的蚀刻终止层，且在去除牺牲层50期间不损坏导电衬垫32。多个电导体80(例如焊料球)可形成于导电衬垫32的第一表面32s1上以有助于与外部电子组件(例如印刷电路板(pcb)或其类似物)的外部电连接。可实行单切以将封装衬底3、管芯60和模制层70分割成多个半导体装置封装300。
50.图8是根据本公开的一些实施例的封装衬底4的示意性横截面图。如图8中所展示，与如图6中所说明的封装衬底3相比，封装衬底4的导电衬垫32和导电迹线34的布局可与封装衬底3的布局不同。在一些实施例中，封装衬底4可配置成通过引线接合来电连接半导体管芯。
51.图9a、图9b、图9c、图9d和图9e说明根据本公开的一些实施例的制造封装衬底和半导体装置封装的操作。如图9a中所展示，晶种层12可形成于载体10上。电路层30随后形成于载体10上。在一些实施例中，电路层30可包含多层电路层，且通过与图7a和图7b中所说明的操作类似的操作来形成。
52.如图9b中所展示，光学固化介电层40形成于介电层30d上。光学固化介电层40可通过光学固化来图案化以形成至少部分地暴露导电衬垫32的第一表面32s1的多个开口40h。多个阻挡层42形成于导电衬垫32的第一表面32s1上的开口40h中。阻挡层42可通过电镀或其它合适的工艺来形成。
53.如图9c中所展示，牺牲层50形成于光学固化介电层40上和阻挡层42上。在一些实施例中，牺牲层50包含导电层(例如铜层)，且可通过电镀或其它适合的工艺来形成。牺牲层50可帮助支撑光学固化介电层40和电路层30，且因此载体10和晶种层12可从光学固化介电层40去除。在存在晶种层12的情况下，可通过(例如)蚀刻来处理光学固化介电层40的下表面40l以去除晶种层12，从而形成如图8中所说明的封装衬底4。在一些实施例中，在表面处理之后，导电衬垫32的第二表面32s2可略微低于光学固化介电层40的下表面40l或与所述下表面40l共面。
54.如图9d中所展示，接合衬垫36可形成于导电衬垫32上。接合衬垫36的宽度可与导电衬垫32的宽度实质上相同，但不限于此。在一些其它实施例中，接合衬垫36可在导电衬垫32形成之前形成，且因此可由介电层30d嵌入。多个管芯60可安置在光学固化介电层40上且电连接到导电衬垫32。在一些实施例中，管芯60可包含电端子60p，例如与电路层30相对的接合衬垫。管芯60的非有源表面可通过管芯贴合膜(daf)64粘着到光学固化介电层40，且管芯60可通过接合线66电连接到接合衬垫36。模制层70可形成于光学固化介电层40上以包封管芯60。模制层70可包含模制原料(例如环氧树脂)和填料(例如氧化硅填料)，且可通过用模套进行模制操作来形成。在一些实施例中，模制层70可与光学固化介电层40接触且包封接合线66。
55.如图9e中所展示，去除牺牲层50以暴露阻挡层42。牺牲层50可通过蚀刻或其它适合的工艺来去除。阻挡层42的材料与牺牲层50的材料不同，使得阻挡层42与牺牲层50可具有相异蚀刻选择性。因此，阻挡层42可配置作为蚀刻牺牲层50期间的蚀刻终止层，且在去除牺牲层50期间不损坏导电衬垫32。多个电导体80(例如焊料球)可形成于导电衬垫32的第一表面32s1上以有助于与外部电子组件(例如印刷电路板(pcb)或其类似物)的外部电连接。可实行单切以将封装衬底2、管芯60和模制层70分割成多个半导体装置封装400。
56.在本公开的一些实施例中，封装衬底包含嵌入在光学固化介电层中的电路层，且因此可减小封装衬底的厚度。封装衬底进一步包含暂时支撑电路层和光学固化介电层的牺牲层，以增强封装衬底的结构强度且允许在连续制造操作中载送和处置封装衬底。牺牲层可在其它电子组件(例如半导体管芯)安置在封装衬底上之后去除，且因此可减小半导体装置封装的总厚度。光学固化介电层可通过光学固化(例如uv固化)而非研磨来图案化，且因此对研磨工艺的厚度公差不需要额外厚度。因此，可进一步薄化封装衬底的厚度。
57.如本文中所使用，除非上下文另外清楚地规定，否则单数术语“一(a/an)”和“所述”可包含多个指示物。
58.如本文中所使用，术语“大约”、“实质上”、“实质的”和“约”用以描述和考虑较小变
化。当与事件或情形结合使用时，术语可指事件或情形明确发生的情况以及事件或情形极近似于发生的情况。举例来说，当结合数值使用时，所述术语可指小于或等于所述数值的
±
10％的变化范围，例如，小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％或小于或等于
±
0.05％的变化范围。举例来说，如果两个数值之间的差小于或等于所述值的平均值的
±
10％，例如，小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％或小于或等于
±
0.05％，那么可认为所述值“实质上”相同或相等。举例来说，“实质上”平行可指相对于0
°
而言小于或等于
±
10
°
的角度变化范围，例如，小于或等于
±5°
、小于或等于
±4°
、小于或等于
±3°
、小于或等于
±2°
、小于或等于
±1°
、小于或等于
±
0.5
°
、小于或等于
±
0.1
°
，或小于或等于
±
0.05
°
的角度变化范围。举例来说，“实质上”垂直可指相对于90
°
而言小于或等于
±
10
°
的角度变化范围，例如，小于或等于
±5°
、小于或等于
±4°
、小于或等于
±3°
、小于或等于
±2°
、小于或等于
±1°
、小于或等于
±
0.5
°
、小于或等于
±
0.1
°
或小于或等于
±
0.05
°
的角度变化范围。
59.另外，在本文中有时以范围格式呈现量、比和其它数值。应理解，这种范围格式是为便利和简洁起见而使用，且应灵活地理解为不仅包含明确指定为范围限制的数值，且也包含涵盖在所述范围内的所有个别数值或子范围，如同明确指定各数值和子范围一般。
60.尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员应理解，在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，可作出各种改变且可取代等效物。图示可不必按比例绘制。归因于制造工艺和公差，本公开中的艺术再现与实际装置之间可存在区别。可存在并未特定说明的本公开的其它实施例。说明书和图应视为说明性，而非限制性。可作出修改，以使特定情形、材料、物质组成、方法或工艺适应于本公开的目标、精神和范围。所有这种修改意图在此所附权利要求书的范围内。尽管参考按特定顺序执行的特定操作描述本文中所公开的方法，但应理解，在不脱离本公开的教示的情况下，可组合、再细分，或重新定序这些操作以形成等效方法。因此，除非本文中特定地指示，否则操作的顺序和分组并非对本公开的限制。