分离栅沟槽MOSFET的制造方法与流程

分离栅沟槽mosfet的制造方法
技术领域
1.本技术涉及集成电路技术领域，特别是涉及一种分离栅沟槽mosfet的制造方法。


背景技术：

2.现有分离栅沟槽mosfet制造工艺主要分为两大工艺流派，一种具有上下结构的分离栅，一种具有两侧夹逼式的分离栅。前者相比后者可以达成更高的元胞密度，因此可以提供更高的电流密度，性能更好。
3.对于具有上下结构的分离栅的mosfet，需要用到隔离材料来实现上下多晶硅的隔离。传统制造工艺中，以“氧化层+氮化硅+氧化层”ono硬掩膜层为刻蚀阻挡层。在后续cmp工艺中，因为一些缺陷或者其他问题导致在部分区域无法将ono硬掩膜层中的氮化硅上的氧化层完全除干净，氮化硅上的残留的氧化层会阻碍氮化硅的全剥离，导致进行氮化硅的全剥离的步骤之后仍有氮化硅残留。残留的氮化硅会在后续的工艺步骤中脱落，造成器件的剥离缺陷(peeling)。
4.同时，传统制造工艺中的源区注入在所有栅极均制作完毕后，需要再通过额外的光刻工艺形成图形化光刻胶层，然后以图形化光刻胶层作为注入阻挡部进行离子注入以形成源区，工艺流程复杂，生产效率较低。


技术实现要素：

5.基于此，有必要针对现有技术中的技术问题提供一种分离栅沟槽mosfet的制造方法。
6.一种分离栅沟槽mosfet的制造方法，包括：
7.提供基底；
8.于所述基底的上表面形成图形化氧化物掩膜层，所述图形化氧化物掩膜层包括开口图形，所述开口图形定义出第一沟槽的形状及位置；
9.基于所述图形化氧化物掩膜层图形化所述基底，以于所述基底内形成第一沟槽；
10.于所述第一沟槽内形成第一栅氧化层和屏蔽栅极多晶硅，所述屏蔽栅极多晶硅的上表面低于所述基底的上表面，且所述第一栅氧化层形成于所述屏蔽栅极多晶硅与所述第一沟槽的内壁之间；
11.形成隔离材料层，所述隔离材料层填充所述第一沟槽并覆盖所述基底；
12.刻蚀所述隔离材料层，于所述第一沟槽的内部剩余部分隔离材料层以作为隔离结构，所述隔离结构的上表面低于所述基底的上表面；
13.于所述第一沟槽内形成第二栅氧化层和栅极多晶硅，所述栅极多晶硅位于所述隔离结构的上表面，且所述第二栅氧化层形成于所述栅极多晶硅与所述第一沟槽的内壁之间；
14.对所述基底进行离子注入，以于所述第一沟槽两侧形成源区。
15.在其中一个实施例中，
16.所述刻蚀所述隔离材料层，于所述第一沟槽的内部剩余部分隔离材料层以作为隔离结构的同时，还于所述第一沟槽的外部剩余部分隔离材料层以作为自对准图形结构，所述自对准图形结构与所述第一沟槽间隔设置；
17.所述对所述基底进行离子注入，以于所述第一沟槽两侧形成源区，包括：
18.基于所述自对准图形结构对所述基底进行离子注入，以于所述第一沟槽两侧形成源区。
19.在其中一个实施例中，
20.刻蚀去除部分所述隔离材料层前，所述第一沟槽的内部的所述隔离材料层的厚度大小为t1；
21.刻蚀去除部分所述隔离材料层后，所述第一沟槽的内部的隔离结构的厚度大小为t2；
22.所述第一沟槽的沟槽开口宽度为w；
23.t1》t2+0.5w。
24.在其中一个实施例中，
25.所述于所述第一沟槽内形成第一栅氧化层和屏蔽栅极多晶硅，所述屏蔽栅极多晶硅的上表面低于所述基底的上表面，且所述第一栅氧化层形成于所述屏蔽栅极多晶硅与所述第一沟槽的内壁之间，包括：
26.去除所述图形化氧化物掩膜层；
27.于所述基底的上表面、所述第一沟槽的内壁形成第一氧化材料层；
28.于所述第一沟槽内填充屏蔽栅极多晶硅材料层；
29.对所述屏蔽栅极多晶硅材料层进行回刻，以形成所述屏蔽栅极多晶硅，所述屏蔽栅极多晶硅的上表面低于所述基底的上表面；
30.对所述第一氧化材料层进行刻蚀，以形成所述第一栅氧化层，且所述第一栅氧化层形成于所述屏蔽栅极多晶硅与所述第一沟槽的内壁之间。
31.在其中一个实施例中，所述形成隔离材料层，所述隔离材料层填充所述第一沟槽并覆盖所述基底之前，还包括：
32.对所述屏蔽栅极多晶硅进行补充刻蚀，以消除所述屏蔽栅极多晶硅的上表面与所述第一栅氧化层之间的台阶差。
33.在其中一个实施例中，
34.所述对所述屏蔽栅极多晶硅材料层进行回刻，以形成所述屏蔽栅极多晶硅，所述屏蔽栅极多晶硅的上表面低于所述基底的上表面之前，还包括：
35.对所述基底进行离子注入，以于所述基底内形成第一阱区；所述第一阱区的深度小于所述第一沟槽的深度。
36.在其中一个实施例中，
37.所述对所述第一氧化材料层进行刻蚀，以形成所述第一栅氧化层，且所述第一栅氧化层形成于所述屏蔽栅极多晶硅与所述第一沟槽的内壁之间之后，还包括：
38.在所述屏蔽栅极多晶硅的表面形成低温氧化层，同时进行第一次推阱，以将所述第一阱区转变为第二阱区，所述第二阱区的深度大于所述第一阱区的深度且小于所述第一沟槽的深度；
39.所述于所述第一沟槽内形成第二栅氧化层和栅极多晶硅，所述栅极多晶硅位于所述隔离结构的上表面，且所述第二栅氧化层形成于所述栅极多晶硅与所述第一沟槽的内壁之间，还包括：
40.于所述第一沟槽内壁热氧化形成所述第二栅氧化层的同时进行第二次推阱，以将所述第二阱区转变为第三阱区，所述第三阱区的深度大于所述第二阱区的深度且小于所述第一沟槽的深度。
41.在其中一个实施例中，所述于所述第一沟槽内形成第二栅氧化层和栅极多晶硅，所述栅极多晶硅位于所述隔离结构的上表面，且所述第二栅氧化层形成于所述栅极多晶硅与所述第一沟槽的内壁之间，包括：
42.于所述第一沟槽的内壁形成第二栅氧化层；
43.形成栅极多晶硅材料，所述栅极多晶硅材料填充满所述第一沟槽并覆盖所述基底和所述自对准图形结构；
44.平坦化所述栅极多晶硅材料；
45.回刻所述栅极多晶硅材料，暴露所述基底和所述自对准图形结构，所述第一沟槽内的所述栅极多晶硅材料即为栅极多晶硅。
46.在其中一个实施例中，所述基于所述自对准图形结构对所述基底进行离子注入，以于所述第一沟槽相对两侧形成源区之后，还包括：
47.形成介质层，所述介质层覆盖所述第二栅氧化层、所述栅极多晶硅及所述自对准图形结构；
48.于所述介质层内形成互连通孔，所述互连通孔延伸至所述基底内，且位于相邻所述第一沟槽之间的源区之间；
49.于所述互连通孔内形成导电插塞。
50.在其中一个实施例中，所述于所述介质层内形成互连通孔，包括：
51.自所述介质层表面依次刻蚀所述介质层、所述自对准图形结构以及所述基底，形成所述互连通孔。
52.在其中一个实施例中，所述基底具有有源区及位于所述有源区外围的终端区；所述第一沟槽形成于所述有源区内；
53.形成所述第一沟槽的同时还于所述终端区内形成第二沟槽；
54.于所述第一沟槽的内壁形成第一栅氧化层的同时还于所述第二沟槽的内壁和所述基底的表面形成终端区隔离氧化层；
55.于所述第一沟槽内形成屏蔽栅极多晶硅的同时还于所述第二沟槽内形成终端区多晶硅，所述终端区多晶硅被所述终端区隔离氧化层的包围；
56.所述刻蚀所述隔离材料层，于所述第一沟槽的内部剩余部分隔离材料层以作为隔离结构的同时，还于所述终端区剩余部分所述隔离材料层以作为终端保护结构，所述终端保护结构覆盖所述终端区的第二沟槽。
57.上述分离栅沟槽mosfet及其制备方法，采用图形化氧化物掩膜层代替传统的ono硬掩膜层，因此在后继的工艺处理过程中自由度相对较高，避免了sin在线沾污的风险。
附图说明
58.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
59.图1为一实施例中提供的分离栅沟槽mosfet的制备方法的流程图；
60.图2为一实施例中基底结构示意图；
61.图3-图20为分离栅沟槽mosfet的制备过程中的相关结构示意图。
62.附图标记说明：
63.附图标记说明：100-基底，110-衬底，120-外延层，201-氧化物掩膜材料层，200-图形化氧化物掩膜层，301-第一氧化材料层，310-第一栅氧化层，320-减薄氧化层，330-终端区隔离氧化层，401-屏蔽栅极多晶硅材料层，410-屏蔽栅极多晶硅，420-终端区多晶硅，501-隔离材料层，510-隔离结构，520-自对准图形结构，530-终端保护结构，600-第二栅氧化层，701-多晶硅材料，700-栅极多晶硅，800-低温氧化层，900-介质层，1000-导电插塞。
具体实施方式
64.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本技术的公开内容更加透彻全面。
65.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
66.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且第二掺杂类型可以为p型。
67.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可
包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
68.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
69.这里请参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
70.请参考图1，本发明提供一种分离栅沟槽mosfet的制备方法，包括如下步骤：
71.步骤s1，提供基底100；
72.步骤s2，于基底100的上表面形成图形化氧化物掩膜层200，请参考图3；
73.步骤s3，基于图形化氧化物掩膜层200图形化基底100，以于基底内形成第一沟槽100a，请继续参考图3；
74.步骤s4，于第一沟槽100a的形成第一栅氧化层310和屏蔽栅极多晶硅410，请参考图9；
75.步骤s5，形成隔离材料层501，请参考图10；
76.步骤s6，刻蚀隔离材料层501，于第一沟槽100a的内部剩余部分隔离材料层501以作为隔离结构510，请参考图11；
77.步骤s7，于第一沟槽100a的内形成第二栅氧化层600和栅极多晶硅700，请参考图15；
78.步骤s8，对基底100进行离子注入，以于第一沟槽100a两侧形成源区10，请参考图16。
79.在步骤s1中：请参考图2，提供的基底100可以具有沿横向分布的有源区a1及终端区a2。并且，基底100可以包括衬底110以及外延层120。
80.作为示例，衬底110可以包括但不仅限于硅衬底、碳化硅衬底或锗硅衬底。具体地，衬底10可以为通过对本征衬底进行离子注入形成。
81.外延层120形成在衬底110上。
82.作为示例，可以采用外延工艺于衬底110的表面外延生长形成外延层120。
83.在步骤s2中，请参考图3，可以首先于基底100表面形成氧化物掩膜材料层。作为示例，可以通过热氧化基底100从而形成氧化物掩膜材料层。或者，也可以在基底100上淀积氧化层而作为氧化物掩膜材料层。
84.之后，可以再在氧化物掩膜材料层表面形成光刻胶。进行光刻工艺，从而对氧化物掩膜材料层进行图形化，形成图形化氧化物掩膜层200。图形化氧化物掩膜层200包括开口
图形，开口图形定义出后续形成的第一沟槽100a的形状及位置。
85.之后，去除光刻胶。
86.在步骤s3中，请继续参考图3，第一沟槽100a具体位于基底100的有源区a1，并且形成在外延层120中。
87.这里，采用图形化氧化物掩膜层200代替传统的ono硬掩膜层，而对基底100进行刻蚀，形成第一沟槽100a。
88.在步骤s4中，请参考图9，屏蔽栅极多晶硅410上表面低于基底100的上表面，且第一栅氧化层310形成于屏蔽栅极多晶硅410与第一沟槽100a的内壁之间。
89.在步骤s5中，请参考图10，隔离材料层501填充第一沟槽100a并覆盖基底100。
90.这里值得注意的是，隔离材料层501与基底100直接并不一定是直接连接的，二者之间也可以具有其他膜层(如图10中的减薄氧化层320)。当然，隔离材料层501与基底100也可以直接连接，本技术对比并没有限制。
91.作为示例，可以采用高密度等离子体化学气相淀积(hdp cvd)工艺来形成隔离材料层501。
92.隔离材料层501可以不填满第一沟槽100a，进而可以降低了生产成本，并且提高了生产效率。当然，也可以使得隔离材料层501填满隔离材料层501，本技术对此并没有限制。
93.在步骤s6中，请参考图11，隔离结构510位于屏蔽栅极多晶硅410的上表面。并且，隔离结构510的上表面低于基底100的上表面。
94.作为示例，可以采用湿法刻蚀，将隔离材料层501的部分去除，以形成上述隔离结构510。隔离结构510用于隔离屏蔽栅极多晶硅410以及栅极多晶硅700。
95.在步骤s7中，请参考图15，栅极多晶硅700位于隔离结构510的上表面，且第二栅氧化层600形成于栅极多晶硅700与第一沟槽100a的内壁之间。此时，栅极多晶硅700、隔离结构510以及屏蔽栅极多晶硅410构成了上下结构的分离栅。
96.在步骤s8中，请参考图16，可以采用离子注入工艺从基底100的上方进行离子注入。
97.在本实施例中，采用图形化氧化物掩膜层200代替传统的ono硬掩膜层，因此在后继的工艺处理过程中自由度相对较高，避免了sin在线沾污的风险。
98.在一个实施例中，请参考图11，步骤s6刻蚀隔离材料层501，于第一沟槽100a的内部剩余部分隔离材料层501以作为隔离结构510的同时，还于第一沟槽100a的外部剩余部分隔离材料层501以作为自对准图形结构520，自对准图形结构520与第一沟槽100a间隔设置。
99.这里区别于传统方法，并没有将基底100上的隔离材料层501全部去除，而是在第一沟槽100a的外部同时形成了自对准图形结构520。
100.因此，本实施例在步骤s8可以包括：基于自对准图形结构520对基底100进行离子注入，以于第一沟槽100a两侧形成源区10。此时，步骤s8以自对准图形结构520为注入保护层，进行离子注入，而在第一沟槽100a相对两侧形成源区10。
101.具体地，在步骤s8中，请参考图16，可以从基底100的上方进行离子注入，自对准图形结构520之外的基底100上部，由于无自对准图形结构520遮挡，从而接收注入的离子，使得该处基底100在邻近上表面处形成源区10。
102.在本实施例中，通过自对准图形结构520实现源区10的自对准注入。因此，相对于
传统的器件的源区形成过程，本实施例可以省略掉光刻，从而提高了生产效率，降低了生产成本。
103.在一个实施例中，设定刻蚀去除部分隔离材料层501后，第一沟槽的内部的隔离结构510的厚度大小为t2。第一沟槽100a的沟槽开口宽度为w。
104.此时，设置刻蚀去除部分隔离材料层501前，第一沟槽100a的内部的隔离材料层501的厚度大小为t1。即步骤s5中，第一沟槽100a内的隔离材料层501的填充量高度为t1，t1》t2+0.5w，从而保证后续步骤s6刻蚀去除部分隔离材料层501后，可以得到所需要的结构(隔离结构510或者隔离结构510与自对准图形结构520等)。
105.在一个实施例中，分离栅沟槽mosfet的制造方法，在步骤s4包括：
106.步骤s41，去除图形化氧化物掩膜层200。
107.步骤s42，于基底100的上表面、第一沟槽100a的内壁形成第一氧化材料层301，请参考图4；
108.步骤s43，于第一沟槽100a内填充屏蔽栅极多晶硅材料层401，请参考图5；
109.步骤s44，对屏蔽栅极多晶硅材料层401进行回刻，以形成屏蔽栅极多晶硅410，请参考图7；
110.步骤s45，对第一氧化材料层301进行刻蚀，以形成第一栅氧化层310，请参考图9。
111.步骤s41在步骤s3通过图形化氧化物掩膜层200形成第一沟槽100a后，先将图形化氧化物掩膜层200全部剥离去除，从而便于后续器件结构的形成。
112.在步骤s42中，可以采用对基底100的形成有第一沟槽100a的一侧热氧化，从而形成第一氧化材料层301。
113.在步骤s44中，屏蔽栅极多晶硅410的上表面低于基底100的上表面。
114.在步骤s45中，作为示例，继续请参考图9，对第一氧化材料层301进行刻蚀，以形成第一栅氧化层310的同时，还形成连接相邻第一栅氧化层310的减薄氧化层320。第一栅氧化层310位于屏蔽栅极多晶硅410与第一沟槽100a的内壁之间。减薄氧化层320的厚度小于第一栅氧化层310的厚度。
115.即，对步骤s45是对基底100表面以及屏蔽栅极多晶硅410上方的第一沟槽100a的内壁表面的第一氧化材料层301进行刻蚀减薄，被减薄的第一氧化材料层301作为减薄氧化层320。而剩余的未被减薄的第一氧化材料层301作为第一栅氧化层310。此时，可以在保证器件性能的同时，将第一沟槽100a上半部分的槽宽得到有效拓宽，进而大大降低隔离材料层501的填充工艺的难度和准入门槛，便于后续将隔离材料层501形成在第一沟槽100a之内。作为示例，减薄氧化层320的厚度可以为
116.当然，在本技术实施例中，也可以不对第一氧化材料层301进行刻蚀而形成减薄氧化层320，或者也可以将减薄氧化层320全部刻蚀掉，本技术对此并没有限制。
117.在一个实施例中，步骤s4形成第一栅氧化层310时，屏蔽栅极多晶硅410的上表面与第一栅氧化层310之间的可能会有台阶差。
118.因此，本实施例在步骤s5之前，还包括：对屏蔽栅极多晶硅410进行补充刻蚀，以消除屏蔽栅极多晶硅410的上表面与第一栅氧化层310之间的台阶差。
119.例如，请参考图8，上述实施例中步骤s45对第一氧化材料层301进行刻蚀，以形成第一栅氧化层310以及减薄氧化层320时，步骤s44形成的屏蔽栅极多晶硅410的上表面可能
会略高于第一栅氧化层310的与其相邻处的高度，从而形成台阶。
120.因此，在步骤s45之后，且在步骤s5之前，还可以对屏蔽栅极多晶硅410进行刻蚀，从而去除台阶，请参考图9。
121.在一个实施例中，在步骤s44之前，还包括：对基底100进行离子注入，以于基底100内形成第一阱区20，请参考图6。
122.可以在外延层120内进行离子注入以形成第一阱区20。第一阱区20的深度小于第一沟槽100a的深度。此时，可以简便而有效地形成器件阱区。
123.在一个实施例中，在步骤s45之后，还包括：
124.对步骤s45所得结构(参考图9)进行低温氧化，以在屏蔽栅极多晶硅410的表面形成低温氧化层800，形成低温氧化层800的同时进行第一次推阱，以将第一阱区20转变为第二阱区30(参考图10)。第二阱区30的深度大于第一阱区20的深度且小于第一沟槽100a的深度。
125.此时，一方面，低温氧化层800的形成提高了器件性能。另一方面，进行低温氧化需要对系统进行加热，因此可以借此实现对第一阱区20推阱，形成第二阱区30。
126.低温氧化层800与第一氧化材料层301以及隔离材料层501的材料可以相同。此时，参考图11，在后续步骤s6中，刻蚀去除部分隔离材料层501时，也可以将第一氧化材料层301形成的减薄氧化层320相关部分刻蚀掉。当然，本技术并不限于此，低温氧化层800与第一氧化材料层301以及隔离材料层501的材料也可以不相同。
127.进一步地，步骤s7可以包括：通过热氧化作用，于第一沟槽100a内壁形成第二栅氧化层600，形成第二栅氧化层600同时进行第二次推阱，以将第二阱区30转变为第三阱区40，请参考图12。
128.这里，第三阱区40的深度大于第二阱区30的深度且小于第一沟槽100a的深度。由于进行热氧化工艺时，需要对系统进行加热，因此可以借此实现对第二阱区30进一步推阱，形成第三阱区40。后续步骤的源区10具体可以是形成在第三阱区40内。
129.此时，通过两次推阱(第一次推阱以及第二次推阱)，可以完成器件阱区的制作，从而省去单独的推阱工艺，进而提高了生产效率。
130.在一个实施例中，步骤s7包括：
131.步骤s71，于第一沟槽100a的内壁形成第二栅氧化层；
132.步骤s72，形成栅极多晶硅材料，栅极多晶硅材料填充满第一沟槽并覆盖基底和自对准图形结构，请参考图13；
133.步骤s73，平坦化多晶硅材料701，请参考图14；
134.步骤s74，回刻多晶硅材料701，暴露基底100和自对准图形结构520，第一沟槽100a内的栅极多晶硅材料701即为栅极多晶硅，请参考图15。
135.可以理解的是，在步骤s72中形成的多晶硅材料701高出第一沟槽100a表面。并且，形成多晶硅材料701后，多晶硅材料701的顶部通常会因遗留下层的膜层结构形状而不平。
136.此时，如果直接回刻去除第一沟槽100a外的多晶硅材料701，则有可能在自对准图形结构520的内壁残留有多晶硅材料701，从而造成器件不良。
137.因此，本实施例在回刻去除第一沟槽100a外的多晶硅材料701之前，首先对多晶硅材料701进行平坦化，从而有效避免内壁残留现象，进而提高产品良率。
138.作为示例，可以采用化学机械研磨(cmp)工艺平坦化多晶硅材料701。此时，请参考图14，可以以隔离材料层501为研磨停止层。隔离材料层501的厚度较厚，因此，此时cmp可以停止在较厚的隔离材料层501上，进而降低工艺难度。
139.当然，多晶硅材料701的平坦化方式并不限于此，也可以通过其他各向同性的干法刻蚀或者湿法刻蚀方法进行平坦化，本技术对比并没有限制。
140.在一个实施例中，步骤s8之后，还包括：
141.步骤s9，形成介质层900，请参考图18；
142.步骤s10，于介质层900内形成互连通孔，请参考图19；
143.步骤s11，于互连通孔内形成导电插塞1000，请参考图20。
144.作为示例，在步骤s9中，请参考图17，可以首先形成覆盖介质材料层901，以覆盖第二栅氧化层600、栅极多晶硅700及自对准图形结构520。然后，再平坦化覆盖介质材料层901，形成介质层900，介质层900覆盖第二栅氧化层600、栅极多晶硅700及自对准图形结构520，请参考图18。
145.作为示例，在步骤s10中，可以首先在介质层900上形成光刻胶。然后，进行光刻工艺，从而在介质层900内形成互连通孔。互连通孔延伸至基底100内(作为示例，可以延伸至第三阱区40)，且位于相邻第一沟槽100a之间的源区10之间。
146.进一步地，步骤s10可以包括：自介质层900表面依次刻蚀介质层900、自对准图形结构520以及基底100，形成互连通孔。此时，自对准图形结构520的去除和互连通孔的形成可以在同一步进行，从而减少了工艺步骤。
147.作为示例，在步骤s11中，导电插塞1000可以为钨塞。导电插塞1000与源区10连接进而使得源区10接受源极电压。
148.作为示例，在步骤s11之后，还可以进行正面金属互联、钝化层制作、背面减薄以及金属制作等工艺，从而形成mosfet。
149.在上述实施例中，主要介绍了基底100的有源区a1内的相关内容。如前，基底100除了有源区a1外，通常还具有位于有源区a1外围的终端区a2。
150.基于此，在本技术实施例中，步骤s3形成第一沟槽100a的同时还于终端区a2内形成第二沟槽100b(请参考图3)。步骤s4于第一沟槽100a的内壁形成第一栅氧化层310的同时还于第二沟槽100b的内壁和基底100的表面形成终端区隔离氧化层330(请参考图9)。步骤s4于第一沟槽100a内形成屏蔽栅极多晶硅410的同时还于第二沟槽100b内形成终端区多晶硅420(请参考图7)，终端区多晶硅420被终端区隔离氧化层330的包围(请参考图8)。步骤s6刻蚀隔离材料层501，于第一沟槽100a的内部剩余部分隔离材料层501以作为隔离结构510的同时，还于终端区a2剩余部分隔离材料层501以作为终端保护结构530(请参考图11)。终端保护结构530覆盖终端区a2的第二沟槽100b。
151.这里，值得注意的是，在本技术实施例分离栅沟槽mosfet的制造过程中，在相应工艺条件下，可以实现同时形成隔离结构510、自对准图形结构520以及终端保护结构530，也可以实现只形成隔离结构510与终端保护结构530，而不形成自对准图形结构520。
152.当只形成隔离结构510与终端保护结构530，而不形成自对准图形结构520时，步骤s8对基底100进行离子注入，以于第一沟槽100a两侧形成源区10之后，步骤s10形成互连通孔时，可以自介质层900表面依次刻蚀介质层900与基底100，从而形成互连通孔。
153.应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。而且，附图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
154.在本说明书的描述中，请参考术语“一个实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
155.上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
156.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。