通信接口与封装结构的制作方法

本实用新型涉及半导体技术领域，特别涉及一种通信接口与封装结构。

背景技术：

目前，在两颗芯片需要互联通信时，将两颗芯片上的芯片管脚处理模块(iopad)通过金属线打线连接，以实现两颗芯片之间的互联通信。对于多iopad的芯片互联，则可以针对各种信号设置对应的iopad来实现两颗芯片之间的互联通信。

技术实现要素：

本实用新型实施例的目的在于提供一种通信接口与封装结构，以在复用传输通道的同时，平衡了传输通道的复用率，从而减小了通信接口对工作频率的要求，进而减小了功耗。

本实用新型实施例提供了一种通信接口，包括：连接于第一半导体单元的第一接口，以及连接于第二半导体单元的第二接口，第一接口与第二接口相匹配且连接，并在第一半导体单元与第二半导体单元之间形成多条传输通道；在通信接口的一个时钟周期内，多条传输通道中的m条传输通道被复用在第一半导体单元与第二半导体单元之间传输多种类型的互联信号，m为大于8的整数。

本实用新型实施例提供了一种封装结构，包括：上述的通信接口、第一半导体单元以及第二半导体单元。

本实用新型实施例现对于现有技术而言，提供了一种通信接口，该通信接口包括连接于第一半导体单元的第一接口，以及连接于第二半导体单元的第二接口，第一接口与第二接口相匹配且连接，并在第一半导体单元与第二半导体单元之间形成多条传输通道，在通信接口的一个时钟周期内，多条传输通道中的m条传输通道被复用在第一半导体单元与第二半导体单元之间传输多种类型的互联信号，设置被复用的传输通道的数量m大于8，以在复用传输通道的同时，平衡了传输通道的复用率，从而减小了通信接口对工作频率的要求，进而减小了功耗。

例如，第一接口与第二接口的结构相同；每个接口包括相互连接的逻辑控制单元、寄存器单元与驱动单元；第一接口的驱动单元连接于第二接口的驱动单元，形成多条传输通道；逻辑控制单元用于从寄存器单元中获取待传输的互联信号，并通过驱动单元输出待传输的互联信号；逻辑控制单元还用于将通过驱动单元接收到的互联信号存储到寄存器单元中。本实施例提供了第一接口与第二接口的一种具体结构。

例如，寄存器单元包括：输入状态寄存器、输入地址寄存器、输入数据寄存器、输出数据寄存器；逻辑控制单元用于根据输入状态寄存器中的标志位，判断所属的接口是否处于输出状态；逻辑控制单元用于在判定所属的接口处于输出状态时，从输出数据寄存器中获取待传输的互联信号，并通过驱动单元输出待传输的互联信号；逻辑控制单元用于在判定所属的接口处于输入状态时，控制驱动单元处于接收状态，并通过驱动单元接收互联信号；逻辑控制单元用于根据输入地址寄存器中的地址信息，将接收到的互联信号存储到输入数据寄存器中。本实施例提供了寄存器单元的一种具体结构。

例如，每个驱动单元在所属的接口上形成多个引脚；第一接口的多个引脚与第二接口的多个引脚一一对应且连接，形成多条传输通道；多个引脚中包括m个数据引脚；被复用的传输通道为形成在第一接口的数据引脚与第二接口的数据引脚之间的传输通道。本实施例提供了被复用的传输通道的一种具体实现方式。

例如，第一接口与第二接口采用相同的工作频率，工作频率为第一半导体单元的内部时钟频率或第二半导体单元的内部时钟频率。本实施例中兼顾传输速度与功耗，在实现较高传输速度的同时，实现了低功耗。

例如，m大于或等于多种类型的互联信号中任一类型的互联信号的位宽。

例如，m等于多种类型的互联信号的位宽中最大的位宽。

例如，多条传输通道包括用于传输电源信号的传输通道，且用于传输电源信号的传输通道与m条传输通道不重叠。

例如，多种类型的互联信号包括：操作指令、地址信号以及数据信号。

例如，多种类型的互联信号还包括：通讯握手信号。

例如，第一半导体单元包括第一芯片，第二半导体单元包括第二芯片。

例如，第一芯片与第二芯片分别为主控芯片和存储芯片。

例如，任意两条传输通道之间的寄生电容小于预设的电容阈值。本实施例中，有效的降低功耗且提高信号传输速度，实现了第一半导体单元与第二半导体单元之间的低功耗的高速传输。

例如，第一接口与第二接口的结构相同；每个接口包括相互连接的逻辑控制单元、寄存器单元与驱动单元，每个驱动单元在所属的接口上形成多个引脚；第一接口的多个引脚与第二接口的多个引脚一一对应且连接，形成多条传输通道；采用倒装封装方式连接第一接口的多个引脚与第二接口的多个引脚，形成多条传输通道。本实施例提供了使任意两条传输通道之间的寄生电容小于预设的电容阈值的一种具体封装方式。

例如，第一半导体单元与第二半导体单元均位于第三半导体单元上，通信接口位于第三半导体单元上；通信接口中的第一接口与第二接口通过第三半导体单元上的走线连接。本实施方式中，第一接口与第二接口通过第三半导体单元上的多条走线相互连接，使得第一半导体单元与第二半导体单元通过多条走线形成的多条传输通道实现互联通讯，减小了第三半导体单元内部走线的面积，继而也减小了走线之间的干扰。

例如，第三半导体单元为芯片，第一半导体单元与第二半导体单元为第三半导体单元上两个不同的模块。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1是根据本实用新型第一实施例中的通信接口的示意图；

图2是根据本实用新型第二实施例中的通信接口的示意图，其中每个接口包括相互连接的逻辑控制单元、寄存器单元以及驱动单元；

图3是根据本实用新型第二实施例中的通信接口的示意图，其中寄存器单元包括输入状态寄存器、输入地址寄存器、输入数据寄存器以及输出数据寄存器；

图4是根据本实用新型第二实施例中的通信接口的示意图，其中多个引脚包括：vdd引脚、vcc引脚、vss引脚、m个数据引脚、clk引脚、tx引脚以及rx引脚；

图5是根据本实用新型第二实施例中的通信接口的示意图，其中多个引脚包括：vdd引脚、vcc引脚、vss引脚、m个数据引脚以及clk引脚；

图6是根据本实用新型第二实施例中的第一半导体单元与第二半导体单元之间读取数据与写入数据的时序图；

图7是根据本实用新型第四实施例中的封装结构的示意图。

具体实施例

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型部分实施例进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

发明人发现现有技术至少存在以下问题：对于多iopad的芯片互联，由于iopad对地和iopad之间产生的寄生电容较高，导致功耗过高。

本实用新型第一实施例涉及一种通信接口，其用于连接第一半导体单元与第二半导体单元。本实施例中，请参考图1，通信接口包括：连接于第一半导体单元2的第一接口11，以及连接于第二半导体单元3的第二接口12，第一接口11与第二接口12相匹配且连接，并在第一半导体单元2与第二半导体单元3之间形成多条传输通道4，即第一接口11与第二接口12之间的多条连接线形成了多条传输通道4。

本实施例中，在通信接口的一个时钟周期内，多条传输通道4中的m条传输通道4被复用在第一半导体单元与第二半导体单元之间传输多种类型的互联信号，m为大于8的整数；其中，被复用的传输通道的类型相同。

在一个例子中，第一接口11与第二接口12采用相同的工作频率，该工作频率为第一半导体单元2的内部时钟频率或第二半导体单元3的内部时钟频率，即在第一半导体单元2为主设备时，工作频率为第一半导体单元2的内部时钟频率；在第二半导体单元3为主设备时，工作频率为第二半导体单元3的内部时钟频率，此时可以兼顾通信接口的传输速度与功耗，在实现较高传输速度的同时，实现了低功耗。

本实施例相对于现有技术而言，提供了一种通信接口，该通信接口包括连接于第一半导体单元的第一接口，以及连接于第二半导体单元的第二接口，第一接口与第二接口相匹配且连接，并在第一半导体单元与第二半导体单元之间形成多条传输通道，在通信接口的一个时钟周期内，多条传输通道中的m条传输通道被复用在第一半导体单元与第二半导体单元之间传输多种类型的互联信号，设置被复用的传输通道的数量m大于8，以在复用传输通道的同时，平衡了传输通道的复用率，从而减小了通信接口对工作频率的要求，进而减小了功耗。

本实用新型第二实施例涉及一种通信接口，本实施例相对于第一实施例而言，主要区别之处在于：提供了第一接口11与第二接口12的一种具体结构。

本实施例中，请参考图2，第一接口11与第二接口12的结构相同；每个接口包括相互连接的逻辑控制单元111、寄存器单元112与驱动单元113，第一接口11的驱动单元113连接于第二接口12的驱动单元113，形成多条传输通道4。其中，第一接口11为形成在第一半导体单元2内部的接口、第二接口12为形成在第二半导体单元3内部的接口。

逻辑控制单元111用于从寄存器单元112中获取待传输的互联信号，并通过驱动单元113输出待传输的互联信号。

逻辑控制单元111还用于将通过驱动单元113接收到的互联信号存储到寄存器单元112中。

在一个例子中，请参考图3，寄存器单元112包括：输入状态寄存器1121、输入地址寄存器1122、输入数据寄存器1123、输出数据寄存器1124。其中，输入状态寄存器1121、输入地址寄存器1122、输入数据寄存器1123、输出数据寄存器1124可以至少部分复用，以减小寄存器单元112的面积占用。

逻辑控制单元111用于根据输入状态寄存器1121中的标志位，判断所属的接口是否处于输出状态。

逻辑控制单元111用于在判定所属的接口处于输出状态时，从输出数据寄存器1124中获取待传输的互联信号，并通过驱动单元113输出待传输的互联信号。

逻辑控制单元111用于在判定所属的接口处于输入状态时，控制驱动单元113处于接收状态，并通过驱动单元接收到互联信号。

逻辑控制单元11用于根据输入地址寄存器1122中的地址信息，将接收到的互联信号存储到输入数据寄存器1123中。

本实施例中，每个驱动单元113在所属的接口上形成多个引脚，即每个驱动单元113在其所属的接口上形成了多个引脚；第一接口11的多个引脚与第二接口12的多个引脚一一对应且连接，形成多条传输通道4。其中，驱动单元113可以包括多个缓冲器buffer，每个缓冲器buffer对应于一条传输通道4，每个缓冲器buffer用于完成对应的传输通道4的驱动，其工作状态包括输出高电平、输出低电平以及高阻。

本实施例中，第一接口11与第二接口12中定义各引脚的类型，相连接的两个引脚的类型决定了所形成的传输通道的类型。

在一个例子中，请参考图4，每个接口的多个引脚中包括vdd引脚、vcc引脚、vss引脚，m个数据引脚、clk引脚、tx引脚以及rx引脚。第一接口11的vdd引脚与第二接口的vdd引脚相连接形成的传输通道4为vdd通道，用于传输vdd信号；第一接口11的vcc引脚与第二接口的vcc引脚相连接形成的传输通道4为vcc通道，用于传输vcc信号；第一接口11的vss引脚与第二接口的vss引脚相连接形成的传输通道4为vss通道，以实现接地；第一接口11的数据引脚与第二接口的数据引脚相连接形成的传输通道4为数据通道，用于传输多种类型的互联信号；第一接口11的clk引脚与第二接口的clk引脚相连接形成的传输通道4为clk通道，用于传输时钟信号；第一接口11的tx引脚与第二接口的tx引脚相连接形成的传输通道4为tx通道，用于传输输出控制信号(tx信号)；第一接口11的rx引脚与第二接口的rx引脚相连接形成的传输通道4为rx通道，用于传输输入控制信号(rx信号)。

其中，vcc是供电电压，vdd是工作电压(通常vcc>vdd)，vss是接地点，vdd信号、vcc信号以及vss信号可以统称为电源信号，由此vdd通道、vcc通道以及vss通道可以统称为用于传输电源信号的传输通道，可见用于传输电源信号的传输通道与用于传输多种类型的互联信号的数据通道不存在重叠，即数据通道不支持电源信号的传输。vcc给第一接口11中的逻辑控制单元101以及寄存器单元供电，同时通过vcc接口给第二接口12中的逻辑控制单元101以及寄存器单元供电，vdd给第一接口11中的驱动单元113供电，同时通过vdd引脚给第二模块12中的驱动单元113供电。

在图4中，两个接口(第一接口11与第二接口12)中的m个数据引脚分别连接形成了m条数据通道(数据通道1至数据通道m)，这m条数据通道被复用在第一半导体单元2和第二半导体单元3之间分时传输多种类型的互联信号，多种类型的互联信号包括操作指令、地址信号以及数据信号。

在一个例子中，请参考图5，每个接口的多个引脚中包括vdd引脚、vcc引脚、vss引脚，m个数据引脚以及clk引脚。其中，图3中引脚的连接方式以及通道传输的信号类型与图2中类型，在此不再赘述，主要不同之处在于：本实施例中，取消了两个接口(第一接口11与第二接口12)中专用于传输输入控制信号(rx信号)的rx引脚以及用来传输输出控制信号(tx信号)的tx引脚，此时在利用两个接口(第一接口11与第二接口12)中的m个数据引脚分别连接形成的m条数据通道分时传输多种类型的互联信号时，可以在多种类型的互联信号加入通讯握手信号，通讯握手信号包括tx信号与rx信号，从而进一步减少了通信接口中引脚的总数量，可以进一步减小功耗。

本实施例中，一个时钟周期内，第一半导体单元2与第二半导体单元3可以完成至少一次读写操作，下面以图4中所示的通信接口，且第一半导体单元2从第二半导体单元3中读取数据为例进行说明，图6为第一半导体单元2与第二半导体单元3读取数据与写入数据的时序图。

第一阶段中，tx信号为高电平、rx信号为低电平，第一半导体单元2的第一接口11处于发送状态，第一半导体单元2通过m条数据通道向第二半导体单元3发送读取指令、读取地址，即逻辑控制单元111根据读取指令与读取地址的二进制编码，控制各数据引脚的缓冲器buffer通过对应的数据通道输出高电平或者低电平信号；此时，第二半导体单元3的第二接口12处于接收状态，逻辑各数据引脚的缓冲器buffer处于高阻状态，从而能够接收读取指令与读取地址。

第二阶段中，tx信号为低电平、rx信号为高电平，第一半导体单元2的通过m条数据通道发送读取指令、读取地址完毕后，需要切换为接收状态，第一接口11中的逻辑控制单元111将各数据引脚的缓冲器buffer切换为高阻状态，以通过m条数据通道接收第二半导体单元3发出的数据信号。此时，第一半导体单元2的第二接口12处于发送状态，第二接口12的逻辑控制单元111根据数据信号的二进制编码，控制各数据引脚的缓冲器buffer通过对应的数据通道输出高电平或者低电平信号，以通过m条数据通道向第一半导体单元2发送数据信号。

本实施例中，m大于或等于任一类型的互联信号的位宽，在一个例子中，可以设置m等于多种类型的互联信号的位宽中最大的位宽；具体的，以多种类型的互联信号包括操作指令、地址信号以及数据信号为例，这三种信号中，数据信号的位宽最大，则可以设定数据通道的数量与数据信号的位宽相等，例如对于32bit的数据信号，设置每个接口中包括32个数据引脚，则可以在第一半导体单元2与第二半导体单元3之间形成被复用于传输多种类型的互联信号的32条数据通道，此外第一半导体单元2与第二半导体单元3之间还应包括传输tx信号、rx信号、vdd信号、clk信号、vcc信号和vss信号的接脚，此时第一半导体单元2与第二半导体单元3之间形成有38条传输通道。

本实施例相对于第一实施例而言，提供了第一接口与第二接口的一种具体结构。

本实用新型第三实施例涉及一种封装结构，请参考考图1至图5，封装结构包括第一实施例中或第二实施例中的通信接口、第一半导体单元2以及第二半导体单元3。

本实施例中，第一半导体单元2包括第一芯片，第二半导体单元3包括第二芯片；第一接口11位于第一半导体单元2上，第二接口12位于第二半导体单元3上，即第一接口11与第二接口12分别位于两颗不同的芯片上，实现两颗芯片之间的通信互联，复用两颗芯片之间的多条传输通道中m条传输通道传输多种类型的互联信号。

在另一个例子中，第一半导体单元2可以为第一芯片，第二半导体单元3可以为第二芯片。

示例的，第一芯片可以为微处理主控芯片或存储芯片，第二芯片可以为微处理主控芯片或存储芯片。

本实施例中，以第一半导体单元2为微处理主控芯片，第二半导体单元3为存储芯片为例，即以微处理主控芯片外挂存储芯片进行说明，此时通信接口可以称为mcu外部存储物理接口(mcuexternalmemoryphysicalinterface，简称memphy接口)，memphy接口包括连接于微处理主控芯片的memphymaster(第一接口)与连接于存储芯片的memphyslave(第二接口)，memphymaster与memphyslave之间形成有多条传输通道，即memphymaster与memphyslave之间的多条连接线形成了多条传输通道。其中第二半导体单元3可以为只读存储器(rom)、可编程只读存储器(prom)、可擦写可编程只读存储器(eprom)、电可擦除可编程只读存储器(eeprom)、闪存(flashrom)、静态存储器(sram)或者动态存储器(dram)等。

需要说明的是，若第一半导体单元2为微处理主控芯片，第二半导体单元3为存储芯片，在二者封装在一起后，可以通过存储芯片向微处理主控芯片写入数据，来调整微处理主控芯片的参数，这个过程称为trimming。在trimming过程中，可以通过对存储芯片中trimming信息的配置以及微处理主控芯片与存储芯片之间互联信号的时序配置，实现不同工艺的存储芯片与相同的微处理主控芯片的互联，或相同的存储芯片与不同工艺的微处理主控芯片的互联。

本实施例以及之后的实施例中均以多种类型的互联信号包括：操作指令、地址信号、数据信号，即对于memphy接口中被复用的m条传输通道来说，这m条传输通道可以用于分时传输操作指令、地址信号、数据信号。

本实施例中，存储芯片(第二半导体单元3)的电源信号、操作指令、地址信号、数据信号、时钟信号、输入控制信号、输出控制信号均来源于微处理主控芯片(第一半导体单元2)，微处理主控芯片可以通过memphy接口实现对存储芯片的读写、睡眠和其他测试操作。其中，时钟信号的可以选择微处理主控芯片中主时钟的时钟频率，无需额外设定时钟源，减小了成本。

需要说明的是，本实施例可以通过选定相同类型的存储芯片，实现memphy接口的复用，即微处理主控芯片可以通过一个memphy接口连接于多个存储芯片。

在一个例子中，memphy接口中的多条传输通道中任意两条传输通道之间的寄生电容小于预设的电容阈值。亦即，memphy接口中的memphymaster与memphyslave之间的多条连线中任意两条连线所产生的寄生电容小于预设的电容阈值，该寄生电容包括连线对地以及相邻走线的电容，从而有效的降低功耗且提高信号传输速度，实现了两块芯片之间的低功耗的高速传输，使得外挂的存储的芯片实现嵌入式闪存(embeddedflash)的性能，因而利用该封装结构可以替代嵌入式闪存晶圆的加工工艺，从而有利于降低成本，且针对不同容量的存储需求，封装结构的芯片设计方案更为灵活和标准化。

本实施例中，memphymaster与memphyslave的结构相同；每个接口(memphymaster或memphyslave)包括相互连接的逻辑控制单元、寄存器单元与驱动单元，每个驱动单元在所属的接口上形成多个引脚；第一接口的多个引脚与第二接口的多个引脚一一对应且连接，形成多条传输通道。

在一个例子中，可以通过倒装技术将第一半导体单元2与第二半导体单元3倒装(flipchip，简称fc)封装，以连接memphy接口中的memphymaster的多个引脚与memphyslave的多个引脚，有效缩短了memphymaster与memphyslave之间的电路连接路径，使得memphymaster与memphyslave的任意两条传输通道之间的寄生电容小于预设的电容阈值。其中，采用fc封装后，除了电源信号(包括vdd、vcc、vss)以外，其余信号可均不直接引出到封装的引脚，从而减小了封装引脚的总数量。

本实施例相对于第一实施例而言，提供了应用第一实施例或第二实施例中的通信接口的封装结构；通信接口中减少了传输通道的数量，从而减少了封装结构的走线面积，有利于减小封装结构的尺寸，降低成本；并且，实现了第一半导体单元与第二半导体单元之间的低功耗的高速传输。

本实用新型第四实施例涉及一种封装结构，本实施例相对于第一实施例而言，主要区别之处在于：提供了在同个半导体单元的模块之间实现互联通讯的一种具体实现方式。

请参考图6(以图1中的通信接口为例)，第一半导体单元2与第二半导体单元3均位于第三半导体单元4上，通信接口位于第三半导体单元4上；第一接口11与第二接口12通过第三半导体单元4上的多条金属线相互连接，多条金属线形成了第一接口11与第二接口12之间的多条传输通道。

本实施例中，第三半导体单元4包括一颗芯片或者一片晶圆(晶圆上包括多颗芯片)，以第三半导体单元4为一颗芯片为例，则第一半导体单元2与第二半导体单元3为芯片内的两个模块，例如，第一半导体单元2为模拟信号模块、第二半导体单元3为数字信号模块，模拟信号模块通过芯片内的走线连接于第一接口11，数字信号模块通过芯片内的走线连接于第二接口12，第一接口11与第二接口12通过芯片内的多条走线相互连接，使得这两个模块通过多条走线形成的多条传输通道实现互联通讯，减小了芯片内部走线的面积，继而也减小了走线之间的干扰。

本实施例相对于第三实施例而言，提供了在同个半导体单元的模块之间实现互联通讯的一种具体实现方式；减小了第三半导体单元内的走线面积，从而减小第三半导体单元的封装体积。

本领域的普通技术人员可以理解，上述各实施例是实现本实用新型的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本实用新型的精神和范围。