技术特征：
1.一种存储装置，其特征在于包括：第1存储单元阵列，包含在第1方向上积层的多个第1电极层、及在所述第1方向上延伸而贯通所述多个第1电极层的第1半导体柱，所述多个第1电极层包含呈阶梯状设置的第1端部；第1接触插塞，在所述第1方向延伸，且在所述第1端部与所述多个第1电极层中的一个接触；第2接触插塞，贯通所述第1存储单元阵列，沿着所述第1方向延伸；第2存储单元阵列，相对于所述第1存储单元阵列配置在所述第1方向，包含在所述第1方向上积层的多个第2电极层、及在所述第1方向上延伸而贯通所述多个第2电极层的第2半导体柱，且所述多个第2电极层包含呈阶梯状设置的第2端部；第3接触插塞，在所述第1方向延伸，且在所述第2端部与所述多个第2电极层中的一个接触；以及第4接触插塞，贯通所述第1存储单元阵列，沿着所述第1方向延伸，且所述第4接触插塞电连接于所述第2接触插塞；且所述第3接触插塞电连接于所述第4接触插塞，从而与所述第2接触插塞电连接。2.根据权利要求1所述的存储装置，其特征在于还包括：第1连接垫，设置在所述第1存储单元阵列和所述第2存储单元阵列之间，且所述第2接触插塞连接于所述第1连接垫；以及第2连接垫，与所述第1存储单元阵列和所述第2存储单元阵列之间的所述第1连接垫贴合，且所述第4接触插塞连接于所述第2连接垫。3.根据权利要求1所述的存储装置，其特征在于还包括：第1配线，将所述第3和第4接触插塞电连接。4.根据权利要求2所述的存储装置，其特征在于还包括：驱动电路，经由所述第2至第4接触插塞电连接于所述多个第2电极层中的一个，且所述第1存储单元阵列位于所述驱动电路与所述第2存储单元阵列之间。5.根据权利要求4所述的存储装置，其特征在于还包括：第5接触插塞，贯通所述第1存储单元阵列而延伸；以及第2配线，将所述第1接触插塞与所述第5接触插塞电连接；且所述驱动电路经由所述第1接触插塞及所述第5接触插塞电连接于所述多个第1电极层中的一个。6.根据权利要求1所述的存储装置，其特征在于：所述第1及第2存储单元阵列还分别包含第1及第2源极线，所述多个第1电极层在所述第1源极线上积层，所述多个第2电极层在所述第2源极线上积层，所述第1半导体柱电连接于所述第1源极线，所述第2半导体柱电连接于所述第2源极线。7.根据权利要求6所述的存储装置，其特征在于还包括：第1连接导体，将所述第1与第2源极线电连接；以及第2连接导体，将所述第1与第2半导体柱电连接；其中所述第1连接导体包含第1和第2连接部分，所述第1连接部分贯通所述第1存储单元阵列而延伸，所述第2连接部分贯通所述第2存储单元阵列而延伸，所述第1连接部分电连接于
所述第1源极线，所述第2连接部分电连接于所述第2源极线；且所述第2连接导体包含第3和第4连接部分，所述第3连接部分贯通所述第1存储单元阵列而延伸，所述第4连接部分贯通所述第2存储单元阵列而延伸，所述第3连接部分电连接于所述第1半导体柱，所述第4连接部分电连接于所述第2半导体柱。8.根据权利要求7所述的存储装置，其特征在于：所述第1半导体柱具有第1端及与所述第1端相对的第2端，所述第1半导体柱的所述第1端电连接于所述第1源极线，所述第1半导体柱的所述第2端电连接于所述第3连接部分；且所述第2半导体柱具有第1端及与所述第1端相对的第2端，所述第2半导体柱的所述第1端电连接于所述第2源极线，所述第2半导体柱的所述第2端电连接于所述第4连接部分。9.根据权利要求7所述的存储装置，其特征在于：所述第2连接导体还包含第3连接垫及第4连接垫，所述第3连接垫贴合在所述第1与第2存储单元阵列之间的所述第4连接垫，所述第3连接部分电连接于所述第3连接垫，所述第4连接部分电连接于所述第4连接垫。
技术总结
实施方式的存储装置具备：第1存储单元阵列；第2存储单元阵列，相对于所述第1存储单元阵列配置在第1方向；第1接触插塞，在所述第1存储单元阵列中沿着所述第1方向延伸；以及第2接触插塞，在所述第2存储单元阵列中沿着所述第1方向延伸，且电连接在所述第1接触插塞。所述第1存储单元阵列包含在所述第1方向上积层的多个第1电极层、及贯通所述多个第1电极层的第1半导体柱，所述第2存储单元阵列包含在所述第1方向上积层的多个第2电极层、及贯通所述多个第2电极层的第2半导体柱。所述第1接触插塞电连接在所述第1半导体柱，所述第2接触插塞电连接在所述第2半导体柱。接在所述第2半导体柱。接在所述第2半导体柱。
技术研发人员：田上政由 胜又龙太 饭島纯 清水徹哉 臼井孝公 藤田弦晖
受保护的技术使用者：东芝存储器株式会社
技术研发日：2017.09.06
技术公布日：2022/3/1